[sallador 0]

Добрый день, уважаемые коллеги!

 

В нашем узком кругу разработчиков на ПЛИС возникла необходимость сразу в нескольких вещах.

 

1) Регламент и правила для описания компонентов VHDL в процессе разработки.

Каким образом именовать те или иные сигналы, порты, компоненты, как делать описание шапки файла и т.д.

В интернете на эту тему очень много документов, например:

а) https://wiki.electroniciens.cnrs.fr/images/...oding_style.pdf

б) http://www.irtc-hq.com/wp-content/uploads/...-2014-02-05.pdf

 

Интересует, как это сделано у форумчан в ваших командах?

 

2) Сопроводительная документация к компонентам и законченным узлам.

Дабы не плодить огромный зоопарк однотипных компонентов и узлов, хотелось бы сопровождать код краткой документацией. В настоящий момент мы не пишем документацию к блокам, но активно пользуемся SVN и VSS.

В идеале хотим разработать правило, которое гласит: "компонент RTL считается законченным только тогда, когда на него написана сопроводительная документация". В документации хотим видеть как минимум а) таблицу портов из entity, с направлением и описанием. б) временную диаграмму в разных режимах работы. (По аналогии с тем, как сделано в даташитах у Xilinx).

Может быть, еще RTL-компонент сопровождать тестбенчем.

 

Каким образом сопровождаете RTL-компоненты вы?

 

Поделитесь опытом. :smile3046:

 

P.S. бонусный вопрос - пользутесь ли вы doxygen для документации vhdl? (на первых порах хотим применить у себя, но боимся, что потратим время впустую).

[dsmv 0]

Всем добрый день.

 

Я так понял что никто никакими регламентами не пользуется ?

Полная анархия ?