[MegaVolt 29]

Может кто находил толковую доку на тему метастабильности по входу CE для триггеров Xilinx. Т.е. что плохого будет если не будет соблюдаться setup/hold для этого входа?

1. Данные будут неопределены (метастабильность)?

2. Данные могут защёлкнуться или не защёлкнуться но метастабильности не будет.

[dvladim 0]

Полагаю, что результат аналогичен для любых триггеров. Метастабильность будет. Вопрос только в длительности.

[Dr.Alex 0]

1. Данные будут неопределены (метастабильность)?

2. Данные могут защёлкнуться или не защёлкнуться но метастабильности не будет.

1) вероятность 0,00000000001%

2) вероятность 99,99999999999%

[MegaVolt 29]

1) вероятность 0,00000000001%

2) вероятность 99,99999999999%

Спасибо :)

Одно не понятно если с CE всё так хорошо почему его не используют в схемах для перехода из одного домена в другой?

Изменено 10 июня, 2015 пользователем MegaVolt

[Timmy 1]

Спасибо :)

Одно не понятно если с CE всё так хорошо почему его не используют в схемах для перехода из одного домена в другой?

В известной книге Digital Design and Computer Architecture раздел 3.2.5 приводится схема триггера с CE, в FPGA используется вариант a), таким образом, CE ничем в принципе не отличается от других логических сигналов, и нарушение setup/hold для него будет приводить к метастабильности с той же вероятностью(естественно, только если изменение CE влечёт изменение сигнала на внутреннем входе D триггера).

[Dr.Alex 0]

Спасибо :)

Одно не понятно если с CE всё так хорошо почему его не используют в схемах для перехода из одного домена в другой?

Как уже сказали, CE это обычный пин.

Только я не понял, что вы называете "хорошо".

Хорошо или плохо, зависит от задачи.

Если вас волнует один провод, поставьте один синхронизатор и всего делов.

[MegaVolt 29]

Как уже сказали, CE это обычный пин.

Только я не понял, что вы называете "хорошо".

Хорошо это если на данных стоит 1 а асинхронный сигнал затащить на CE и на выходе не будет метастабильности.

 

Однако по сказанному выше понимаю что будет.

Собственно вопрос снят.

Спасибо :)

[ViKo 1]

Будет, будет метастабильность... А Dr.Alex с процентами лажанулся. :rolleyes:

[Dr.Alex 0]

Собственно вопрос снят.

Чё-то у меня нет ощущения что вопрос снят :-)))))

Во-первых, нужно писать на HDL, а не рисовать схему, поэтому вы всё равно не будете знать, куда придёт ваш сигнал.

Во-вторых, рассуждать о метастабильности в терминах "будет - не будет" это жуткое дилетантство.

Она характеризуется вероятностью появления, которая крайне низка, но никогда не 0.

Поэтому в зависимости от ситуации вы либо можете на неё забить вообще,

либо просто поставить лишний триггер-синхронизатор, и тем самым гарантировать что в случае появления она не распространится дальше.

В вашем случае именно так и нужно поступить просто потому что это просто.

[yes 8]

если setup/hold соблюдены, то никакой метастабильности не будет (ее зона гораздо уже)

причем без разницы - либо этот вход приводится к данным (через мультиплексор с выхода)

либо пересчитывается в блокировку тактового сигнала (clock gating). чего, по-моему, для FPGA не бывает

 

вероятность равна перебросу триггера из одного состояния в другое, что при отсутствии рядом ядерного реактора и т.п., присутствии нормального питания и температуры, (то есть в рабочих условиях) = 0

 

не знаю причем здесь схемы или HDL, но если написаны констрейны и STA их удовлетворил - можно не переживать

 

upd: просмотрел _не_ хххх setup/hold

извиняйте - тогда синхронизатор. разницы между CE и D нету

 

[ViKo 1]

если setup/hold соблюдены, то никакой метастабильности не будет (ее зона гораздо уже)

Так вопрос именно в том, если не соблюдены... Если, к примеру, переключение разрешения попадает на самый опасный интервал в границах setup-hold. Будем иметь метастабильный улет гарантированно.

[Dr.Alex 0]

Будем иметь метастабильный улет гарантированно.

Гарантированно с ничтожной вероятностью.

[ViKo 1]

Гарантированно с ничтожной вероятностью.

Не забывайте про тактовую частоту хрен знает сколько мегагерцев. Глядишь, за минуту улет гарантирован на 99%. :rolleyes:

 

От технологии зависит. От чистоты питания. От температуры.

 

Вы бы хотели, чтобы самолет сбоил раз в час? :rolleyes:

[MegaVolt 29]

Чё-то у меня нет ощущения что вопрос снят :-)))))

Снят снят :)

Во-первых, нужно писать на HDL, а не рисовать схему, поэтому вы всё равно не будете знать, куда придёт ваш сигнал.

Я ещё помню 155 серию :))) По этому я ещё долго буду рисовать схемы :))) и переводить их на xHDL

Во-вторых, рассуждать о метастабильности в терминах "будет - не будет" это жуткое дилетантство.

Она характеризуется вероятностью появления, которая крайне низка, но никогда не 0.

Для данных само собой. Я выяснял так ли это для CE Может по каким то причинам вход CE свободен от этой особенности.

В вашем случае именно так и нужно поступить просто потому что это просто.

Не люблю ставить нечто не понимая до конца его необходимость.

 

[Shivers 0]

Снят снят :)Я ещё помню 155 серию :))) По этому я ещё долго буду рисовать схемы :)))

Про 155 серю хорошо вспомнили - так и надо, начинать со схематика. К слову, про setup-hold, если хотите увидеть "как оно работает", раздобудьте схему триггера зайлинкса, и промоделируйте на спайсе. Очень хорошо и понятно будет про метастабильность и прочее.

 

Ограничения по setup даются с некоторым запсом в расчете на паспортные PVT углы эксплуатации ПЛИС. Т.е. нарушения ведут лишь к сужению диапазноа температур и питаний, где ПЛИС будет работать. При маленьких нарушениях, в комнате будет не заметно. При больших - микросхему придется морозить, чтобы работала без сбоев ) А если с холдом проблема - тогда наборот нагревать может понадобиться :Р