[Timmy 1]

У Altera есть такого же порядка стоимости Arria, и тоже с шарами.

Смотрю по Диджикею - минимальная цена на Arria - 200$, на Artix-7-1 - 26$, Artix-7-3 - 40$(первый спидгрейд в эту задачу может не подойти). Существенная разница в цене, IMHO :rolleyes:.

[ViKo 1]

Вот фрагмент из datasheet Artix-7

Что-то такое же и у Cyclone V. В SDR режиме не примет 1 GHz. А как там эти SERDES работают, я не скоро докопаюсь. Не применял никогда Xilinx.

А времени 0.

В будущем пойду на Xilinx.

[Timmy 1]

Что-то такое же и у Cyclone V. В SDR режиме не примет 1 GHz. А как там эти SERDES работают, я не скоро докопаюсь. Не применял никогда Xilinx.

А времени 0.

В будущем пойду на Xilinx.

Так HMCAD1511 отдаёт только DDR. У Cyclone5 максимальная частота для приёмника указывается 875МГц, насколько я понимаю, несмотря на то, что тактовые деревья позволяют больше, он не может выдержать все необходимые временные ограничения для более высоких частот. Всё-таки управляемые калиброванные линии задержки с шагом 40 пс в Artix-7 - это хорошая штука.

[ViKo 1]

Так HMCAD1511 отдаёт только DDR. У Cyclone5 максимальная частота для приёмника указывается 875МГц, насколько я понимаю, несмотря на то, что тактовые деревья позволяют больше, он не может выдержать все необходимые временные ограничения для более высоких частот. Всё-таки управляемые калиброванные линии задержки с шагом 40 пс в Artix-7 - это хорошая штука.

Я уже снова с HMCAD1511 (или 1520) и Artix-7.

SDR или DDR - это относительно тактовой битовой частоты определяется. А если она не используется, а только байтовая (в SERDES), то и разницы никакой.

Следовательно, и Cyclone V и Artix-7 подходят для приема данных с HMCAD1511. Но Artix дешевле.

 

Меня xapp585 напугало, но увидел текст и отлегло.

Only the slowest speed grade (-1) is shown in Table 2 and Table 3.

[vadimuzzz 0]

У Cyclone5 максимальная частота для приёмника указывается 875МГц

именно МГц, не Мбит/с?

[ViKo 1]

Receiver fHSDR (data rate) SERDES factor J =4 to 10 875 Mbps

 

SERDES factor J = 1 to 2, uses DDR registers (66)

 

(66) The maximum ideal data rate is the SERDES factor (J) × PLL max output frequency (fout), provided you can close the design timing and the signal

integrity simulation is clean. You can estimate the achievable maximum data rate by performing link timing closure analysis. You must consider the

board skew margin, transmitter delay margin, and receiver sampling margin to determine the maximum data rate supported.

[vadimuzzz 0]

Receiver fHSDR (data rate) SERDES factor J =4 to 10 875 Mbps

 

SERDES factor J = 1 to 2, uses DDR registers (66)

 

(66) The maximum ideal data rate is the SERDES factor (J) × PLL max output frequency (fout), provided you can close the design timing and the signal

integrity simulation is clean.

и как вы туда 1 Гбит/с собираетесь затолкать?

[ViKo 1]

Собирался. Чудом. :rolleyes: В расчете на вторую строку.

Уже Atrix-7 занял место. В нем тоже пока не понятно.

[Corner 0]

Corner, что делать? У этих АЦП есть некий сброс. Может, и удалось бы запустить одновременно.

Если речь о тактах, то несколько ГГц подавать не надо, всего 1. А в двухканальном режиме - половину, в четырехканальном - четверть. Задает частоту выборок тех внутренних четырех АЦП. У него и делитель частоты внутри есть.

Но в целом, выглядит как шарлатанский продукт, столько наворочено, а чего надо, нет.

Не дочитал даташит. Но, обычно, частота клока на фазировщик больше, чем на АЦП. И кратный делитель с линией задержки на защелках. Вся эта песня настраивается на заводе и двух одинаковых АЦП не бывает. Предлагаю поставить нормальный АЦП от TI и ПЛИС с аппаратными последовательными интерфейсами. Берите АЦП с JESD204 и ПЛИС с GT.

Изменено 12 августа, 2016 пользователем Corner

[ViKo 1]

Что-то не пойму, как в Vivado принять сигналы с HMCAD1511.

SelectIO использовать, что ли? А как задать тактовую частоту FCLK, которая сопровождает байт (не бит, LCLK)?

Вообще, пока не могу въехать в эту Vivado.

[ViKo 1]

Предлагаю поставить нормальный АЦП от TI и ПЛИС с аппаратными последовательными интерфейсами. Берите АЦП с JESD204 и ПЛИС с GT.

Они по 200-300 долларов стоят. Непозволительно.

[Timmy 1]

Что-то не пойму, как в Vivado принять сигналы с HMCAD1511.

SelectIO использовать, что ли? А как задать тактовую частоту FCLK, которая сопровождает байт (не бит, LCLK)?

Вообще, пока не могу въехать в эту Vivado.

Почти точно эта задача детально рассмотрена в xapp524, причём в Kintex-7 они принимают до 1600Mbit/s.

Изменено 15 августа, 2016 пользователем Timmy

[ViKo 1]

Спасибо, Timmy! Качаю, читаю.

 

О, книжку нашел.

http://www.xilinx.com/publications/archive...ks/serialio.pdf