[DeadCadDance 0]

В 14.08.2019 в 20:31, Aleх сказал:

DeadCadDance Вы не представляете какую еренду порой пишут в научных журналах. Как говорил один знакомый из научных кругов - статьи пишутся ради статей, поскольку кандидатские должны защищаться. Это проблема не только в рф, но и во всем мире. От издания мало что зависит - ерунду могут и в ieee публиковать. 

Проблема ПЛИС в том, что прошивка хранится на ячейках памяти, которые и являются самым уязвимым местом. Троировать содержимое прошивки ПЛИС практически бестолку - уязвим сам чип, а не логика, которую он эмулирует.

Ну почему же бестолку?

Если сбой коснётся только одной из 3-х частей ПЛИС, то система этого даже не заметит и будет работать как работала.

Т.е. если какой-то битик в одной из 3-х копий несанкционированно перевернулся из-за помехи или радиации или ещё из-за чего-нибудь, то две другие целые копии спасут ситуацию.

 

Разве нет?

Если даже сами производители ПЛИС рекомендует для mission critical генерить троированную прошивку.

8 часов назад, Nick_K сказал:

А я к тому, что не бывает ПЛИСин у которых есть какие-то волшебные скрытые технологии резервирования/дублирования/выявления отказов на аппаратном уровне.

Вы ВРЁТЕ.

Из первого, что всплывает в памяти: есть ECC, есть фоновая проверка CRC CRAM в рунтайме.

А актеля есть аппаратно троированные выходные триггеры.

Из не аппаратных средств есть поддержка safety проектов в средах разработке и IP ядрах

7 часов назад, Pengozoid сказал:

В девайсе, в который я был вовлечен, Actel. Стойкая, в керамике, все дела. Так что не надо домыслов.

anti-fused?

Я так и предполагал, что в реально ответственных применениях SRAM-based не используют.

А значит и Xilinx и Altera (Intel) идут лесом.

Чтобы там не говорили маркетологи.

Изменено 29 ноября, 2019 пользователем DeadCadDance

[RobFPGA 27]

Приветствую!

34 minutes ago, DeadCadDance said:

Я так и предполагал, что в реально ответственных применениях SRAM-based не используют... А значит и Xilinx и Altera (Intel) идут лесом...

Ну если вы так в этом уверенны то к чему вся это тема? Или так проще - раз сами не умеем не делали так и ни кто так и не делает - Тоже по свойму отказоустойчивое решение. Чем то напоминает anti-fused. 

Удачи! Rob. 

[DeadCadDance 0]

5 минут назад, RobFPGA сказал:

Ну если вы так в этом уверенны то к чему вся это тема?

К тому, что антифусед юзать не хотелось бы. Поэтому интересно было бы узнать, как народ изгаляется, чтобы вместо антифусед воткнуть SRAM-based и при этом не боятся за надежность

[RobFPGA 27]

Приветствую!

8 minutes ago, DeadCadDance said:

К тому, что антифусед юзать не хотелось бы. Поэтому интересно было бы узнать, как народ изгаляется, чтобы вместо антифусед воткнуть SRAM-based и при этом не боятся за надежность

Также ка как и для остальной электроники.  Проблема тут в том что в открытом доступе  конкретные значение параметров надежности, стойкости вам ни кто не выложит. Тем более вы не верите  цифрам от производителей.  Поэтому  придется брать пяток десятков military иди spacegrade SRAM FPGA, делать тест дизайны и ставить их на цикл  ресурсных испытаний на несколько лет  

А потом результаты сюда  запостите  

Удачи! Rob.

[DeadCadDance 0]

2 минуты назад, RobFPGA сказал:

Проблема тут в том что в открытом доступе  конкретные значение параметров надежности, стойкости вам ни кто не выложит.

 

[litv 0]

1 hour ago, RobFPGA said:

Приветствую!

Так это не про надежность FPGA а про бардак в организации процесса разработки  Это другое направление в обеспечении надежности систем.

Удачи! Rob.

 

Я намекаю что пока вы найдете 1 сбой в ячейке памяти ПЛИС - Вы до этого 100000 раз влетите по организации процесса разработки.

Клиенту все равно почему у него ненадежно работает устройство на включении номер 1000  -- из-за ячейки асинхронного VHDL блока плохо питания или плохой платы.

[DeadCadDance 0]

40 minutes ago, litv said:

Клиенту все равно почему у него ненадежно работает устройство на включении номер 1000  -- из-за ячейки асинхронного VHDL блока плохо питания или плохой платы.

Или потому что ПЛИСовод ламер, не читавший даташитов и не знающий даже основ электроники и закона Ома.

Эта причина, кстати, наиболее частая причина отказов устройств на базе ПЛИС в России

[RobFPGA 27]

Приветствую!

38 minutes ago, DeadCadDance said:

Или потому что ПЛИСовод ламер, не читавший даташитов и не знающий даже основ электроники и закона Ома.

Это как раз и попадает в модель  рисков  "... бардак в организации ..." 

Удачи! Rob.

[Nick_K 0]

1 hour ago, DeadCadDance said:

Вы ВРЁТЕ.

Из первого, что всплывает в памяти: есть ECC, есть фоновая проверка CRC CRAM в рунтайме.

А актеля есть аппаратно троированные выходные триггеры.

Из не аппаратных средств есть поддержка safety проектов в средах разработке и IP ядрах

Я не вру. Это есть, но это вполне открытые и понятные методы. А я говорил об скрытых (читай волшебных) системах.

Опять же - большинство ПЛИС, насколько мне известно, ECC поддерживает в виде дополнительного дизайна и встроено в библиотеку IP -> не скрытый волшебный, а вполне себе явный.

CRC прошивки, в документации описано чёрным по белому.

Троированный выход - окей. Подключите на один сигнал 50 пинов, будет 50-тиированный. Толку? Всё равно придётся внешними средствами "решать" кро прав а кто нет.

Всё остальное, только мастерство дизайнера

[yes 5]

1 hour ago, DeadCadDance said:

anti-fused?

Я так и предполагал, что в реально ответственных применениях SRAM-based не используют.

А значит и Xilinx и Altera (Intel) идут лесом.

Чтобы там не говорили маркетологи.

 

у актела есть и флашевые ПЛИС для ответственных применений.

в другой теме посоветовал - поройтесь у них в reliability papers-ах

 

в альтерах вроде как есть часть технологий для улучшения надежности - типа той же рантайм проверке

 

не забывайте, что в ПЛИС очень большой избыток кремния: 60-90% не используется (то есть это интерконнект, который в загруженной конфигурации не используется) - если в нем сбой, то плевать 

[DeadCadDance 0]

3 минуты назад, yes сказал:

у актела есть и флашевые ПЛИС для ответственных применений.

Но они в плане надёжности похуже антифусед, но зато перепрограммируемые

[yes 5]

4 minutes ago, Nick_K said:

Троированный выход - окей. Подключите на один сигнал 50 пинов, будет 50-тиированный. Толку? Всё равно придётся внешними средствами "решать" кро прав а кто нет.

зря в троировании сомневаетесь - симплифай в троирование не умеет, а вот пресижин - пожалуйста (по крайней мере раньше умел)

для космического ксайлинса была такая утилитка tmrtool (сам видел :) - в нее дизайн засовываешь с одним триггером, а на выходе с тремя

ну и у того же актела есть ПЛИСы с аппаратным троированием - обычно триггеров и клока (тактовых деревьев). ну и тот же пресижен умел разные троирования - с тремя клоками, с одним, локально и т.д.

[RobFPGA 27]

Приветствую!

9 minutes ago, yes said:

симплифай в троирование не умеет

Да ладно:  synplify pro - synplify Premier

Automated Design for High Reliability and Safety-Critical Design Including DO-254
Repeatable synthesis results
Traceable and verifiable flows using controls that limit synthesis optimizations and that maintain critical logic and nodes within the design
Fault-tolerant FSM implementation (Hamming-3)
Automatic inference of error-correcting memories
Triple modular redundancy (TMR) with voting logic
Safe finite state machines (FSM) implementation and control with custom error detection and mitigation

Удачи! Rob.

[yes 5]

5 minutes ago, RobFPGA said:

Приветствую!

Да ладно:  synplify pro - synplify Premier

Automated Design for High Reliability and Safety-Critical Design Including DO-254
Repeatable synthesis results
Traceable and verifiable flows using controls that limit synthesis optimizations and that maintain critical logic and nodes within the design
Fault-tolerant FSM implementation (Hamming-3)
Automatic inference of error-correcting memories
Triple modular redundancy (TMR) with voting logic
Safe finite state machines (FSM) implementation and control with custom error detection and mitigation

Удачи! Rob.

что-то у меня с симплифаевским не пошло - выбрасывал их P&R. ну и это только для Актелов насколько я помню - в остальных нет механизма сказать P&R что это не глюк синтеза, а "так задумано"

[Nick_K 0]

17 hours ago, yes said:

зря в троировании сомневаетесь - симплифай в троирование не умеет, а вот пресижин - пожалуйста (по крайней мере раньше умел) 

Я никапли не сомневаюсь в троировании, как в инструменте повышения отказоустойчивости. Но вот надёжность при этом падает. Простые законы создания безопасных систем. И я лишь сказал, что троирование порта - это просто возможность передать принятие решения об состоянии выхода внешним устройствам. Которые уже будут себе мажоранту выбирать и т.д. Точно так же внутри ПЛИС, если есть троирование, то это не значит, что система станет безопаснее. Наоборот, но вот надёжность и отказоустойчивость при этом может повысится. Но опять всё упирается в элемент мажоритирования. Если он ненадёжен - то 3,5,10 портов ничего не дадут)