[t1gn 0]

Я студент 1-го курса. Нам дали задание написать курсовую и реализовать одну из схем на Xilinx 10.1 . Много времени ушло, чтобы просто сделать курсовую по моей теме. Теперь я застрял на реализации микросхемы на Xilinx. Открываю эту программу впервые, времени, чтобы разобраться с ней к сожалению нету. Через 2 дня сдача курсовых, а препод сказал, что без микросхем не примет работу.

Очень прошу помочь :help:

[silantis 0]

Нормалек :) Пакет, который осваивать от 6 месяцев, знание языка, на синтаксис от месяца, и два дня до сдачи :)

А вот вопрос, реализовать микросхему надо в виде схемного ввода или на языке HDL. Если на языке, то какой язык нужен преподу, это надо знать прям "чичас".

Изменено 4 мая, 2014 пользователем silantis

[ZASADA 0]

не понимаю в чем проблема

Микросхемы 1533ИР38 представляют собой два четырехразрядных регистра D-типа с тремя устойчивыми состояниями на выходе.

1 минута работы

полное описание, включая таблицу истинности

[t1gn 0]

Нормалек :) Пакет, который осваивать от 6 месяцев, знание языка, на синтаксис от месяца, и два дня до сдачи :)

А вот вопрос, реализовать микросхему надо в виде схемного ввода или на языке HDL. Если на языке, то какой язык нужен преподу, это надо знать прям "чичас".

Он просил на языке VHDL

[silantis 0]

Он просил на языке VHDL

 

Так мы тянуть будем все задание за язык, или Вы его приведете полностью. Описание на языке может быть behavioral или structural.

Если я напишу то, которое мне нравится, Вы потом скажете "ой извините,а вот тута написано что надо по другому".

Поэтому выкладывайте сюда весь документик "семестр" иначе так и будем кота тянуть..

Проект нужен под какой чип? Синтез или только симуляция? Симуляция значит тестбенч, нужен или нет.

 

Тут уже было такое извините безобразие. Вылез студент, голову морочил три дня "срооочннооо памагиииттеее" потом выложил пример того, как они решали подобные на лабах, все получилось, а до этого был просто какой то никанец.

Выкладывайте заодно готовый проект образец курсача под какую нибудь микруху, у Вас должен быть такой. Снимет 99% вопросов.

Изменено 4 мая, 2014 пользователем silantis

[t1gn 0]

Так мы тянуть будем все задание за язык, или Вы его приведете полностью. Описание на языке может быть behavioral или structural.

Если я напишу то, которое мне нравится, Вы потом скажете "ой извините,а вот тута написано что надо по другому".

Поэтому выкладывайте сюда весь документик "семестр" иначе так и будем кота тянуть..

Проект нужен под какой чип? Синтез или только симуляция? Симуляция значит тестбенч, нужен или нет.

 

Тут уже было такое извините безобразие. Вылез студент, голову морочил три дня "срооочннооо памагиииттеее" потом выложил пример того, как они решали подобные на лабах, все получилось, а до этого был просто какой то никанец.

Выкладывайте заодно готовый проект образец курсача под какую нибудь микруху, у Вас должен быть такой. Снимет 99% вопросов.

Готового проекта образца курсача нам препод не дал.

Он говорил просто выполнить симуляцию. Четких правил выполнения он не указал.

Напишите плз этот проект на языке VHDL. Остальное можете выбирать сами.

[-DS- 0]

Где это на первом курсе изучают VHDL? В моем вузе VHDL изучали на пятом, и то только магистры.

В магистратуру я не попал и сейчас самостоятельно изучаю VHDL.

 

Для синтеза код такой:

library ieee;
use ieee.std_logic_1164.all;

entity IR38 is
    port (C : in std_logic;
            D : in std_logic_vector(3 downto 0);
            R_n : in std_logic;
            EZ_n : in std_logic;
            Q : out std_logic_vector(3 downto 0));
end IR38;

architecture Behavioral of IR38 is
    signal data : std_logic_vector(3 downto 0) := (others => '0');
begin
    process (C, R_n)
    begin
        if R_n = '0' then
            data <= (others => '0');
        elsif C'event and C = '1' then
            data <= D;
        end if;
    end process;
    Q <= data when EZ_n = '0' else (others => 'Z');
end Behavioral;

Надеюсь, что ничего не напутал.

 

Простейший тестбенч на тикле: http://pastebin.com/HvCueyBH

 

[t1gn 0]

Где это на первом курсе изучают VHDL? В моем вузе VHDL изучали на пятом, и то только магистры.

В магистратуру я не попал и сейчас самостоятельно изучаю VHDL.

 

Для синтеза код такой:

library ieee;
use ieee.std_logic_1164.all;

entity IR38 is
    port (C : in std_logic;
            D : in std_logic_vector(3 downto 0);
            R_n : in std_logic;
            EZ_n : in std_logic;
            Q : out std_logic_vector(3 downto 0));
end IR38;

architecture Behavioral of IR38 is
    signal data : std_logic_vector(3 downto 0) := (others => '0');
begin
    process (C, R_n)
    begin
        if R_n = '0' then
            data <= (others => '0');
        elsif C'event and C = '1' then
            data <= D;
        end if;
    end process;
    Q <= data when EZ_n = '0' else (others => 'Z');
end Behavioral;

Надеюсь, что ничего не напутал.

 

Простейший тестбенч на тикле: http://pastebin.com/HvCueyBH

 

можно ли с вами как-нибудь связаться ?? есть пару вопросов в личку

 

[-DS- 0]

Только сейчас заметил, что тестбенч неправильный - нужно сдвинуть тактовый сигнал.

 

можно ли с вами как-нибудь связаться ?? есть пару вопросов в личку

 

Да, все равно я сейчас бездельничаю.

Для новичков тут личные сообщения отключены, так что отправь на [email protected] аську/скайп/джаббер.

[des00 25]

Разочарован. Всеми.

 

ЗЫ. Еще немного постов в направлении "Напишите плз этот проект на языке VHDL." и тема пойдет в раздел "Предлагаю работу" (с) Модератор

[octobus 0]

А прошу прощения только утром увидел.

[iosifk 3]

сообщение участникам, у которых Вы хотите спросить совета.

 

Участникам можно написать и по почте, которая указана в личной карточке... Бесплатных почтовых серверов полно и это не проблема...

[eugen_pcad_ru 0]

2Warcheber:

Подскажите пожалуйста название ВУЗа, в котором на первом курсе задают такие курсовые.

Заранее спасибо!

 

2des00:

+1