Kopart 0 18 июня, 2013 Опубликовано 18 июня, 2013 · Жалоба Это не на правах рекламы, просто удалось как следует пощупать много армовских ядер, включая кортесы Так может у вас есть оценки или понимание какая площадь нужна Cortex-M3 в ПЛИС. Так нигде и не нашел, а спросить про площадь в ПЛИС у того- кто предоставляет ядро не возможно. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DASM 0 18 июня, 2013 Опубликовано 18 июня, 2013 · Жалоба "только М1, который бесплатно распостраняется для ВУЗов. М0 также распостраняется в ВУЗах, но на нем студентов учат синтезу и топологии, в интернете доступны лабораторки с обучением на М0 по маршруту cadence и synopsys. Речь идет об американских ВУЗах ессно )" А что из этого можно найти в Инете в образовательных целях ессно ? Не довелось учиться в американском ВУЗе увы. Методом дедукции - Кортекс М0 - 12000 sys gates (из 500.000 в Xilinx S3E500) всего лишь. M1 - 4500-7000 tiles в Actel. Tile в нем простой, я насчитал 17 gates http://www.actel.com/kb/article.aspx?id=SL1007 По M3 - по площади кристалла можно глянуть http://www.microsemi.com/images/soc/produc...vice_layout.jpg (MSS+DDR - это оно, остальная площадь - это ФПГА на 50 000 лог блоков) Вообщем немного занимает. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kopart 0 18 июня, 2013 Опубликовано 18 июня, 2013 · Жалоба "только М1, который бесплатно распостраняется для ВУЗов. М0 также распостраняется в ВУЗах, но на нем студентов учат синтезу и топологии, в интернете доступны лабораторки с обучением на М0 по маршруту cadence и synopsys. Речь идет об американских ВУЗах ессно )" А что из этого можно найти в Инете в образовательных целях ессно ? Не довелось учиться в американском ВУЗе увы. Методом дедукции - Кортекс М0 - 12000 sys gates (из 500.000 в Xilinx S3E500) всего лишь. M1 - 4500-7000 tiles в Actel. Tile в нем простой, я насчитал 17 gates http://www.actel.com/kb/article.aspx?id=SL1007 По M3 - по площади кристалла можно глянуть http://www.microsemi.com/images/soc/produc...vice_layout.jpg (MSS+DDR - это оно, остальная площадь - это ФПГА на 50 000 лог блоков) Вообщем немного занимает. Площадь М3 приводится у АРМ в АСИК Cortex-M3 Performance Estimates: 0.13µm Central Core 0.166mm2 Processor 0.302mm2 (Includes central core, NVIC, bus matrix and debug) И по кортекс-М1 есть данные у Альтеры Cyclone III -6 2,600(Logic Elements) 100 MHz cortex-m1 Но сложно на этой базе оценить М3 в ПЛИС, он производительней. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EugeneS 0 20 июня, 2013 Опубликовано 20 июня, 2013 · Жалоба Подскажите по своему опыту: - Есть в природе что-то подобное evaluation board для такой конфигурации - Есть ли у кого оценка площади Cortex-M3 в StratixIV или в другой FPGA Altera Или кто уже работал с Cortex-M3 напишите о своем опыте. Нужно правильно выбрать develepment board со StratixIV (или ...) , чтобы туда влезла существенная DSP часть и в последствии сам Cortex-M3. А так, чтобы тупо посмотреть в Altera Product Catalog? ARM-MPS Gleichmann Electronics Stratix III + ARM Cortex-M3 Правда Stratix III... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться