[zzzzzzzz 0]

Иногда приходится сталкиваться с проблемой кривизны сторонних схем.

Иногда их даже сложно перевести в базис библиотеки стандартных ячеек для реализации ASIC.

 

Вопрос - не появилось ли инструментов, позволяющих из структурного HDL или нетлиста получить поведенческий HDL?

 

Дабы потом можно было бы пересинтезировать схему на нужном базисе.

 

Ясно, что это может быть суровый автоматически тестирующий схему алгоритм с огромным количеством автоматически генерируемых тестов, покрывающих функцию схемы под 100% и автоматическим анализом состояний и выявлением закономерностей. Некий ИИ, говоря образно.

Но, может быть, это уже как-то решаемо? Хотя бы с минимальной помощью в виде подсказкок со стороны человека.

[xelaukxaxa 0]

Да, да. Прекрасная хакерская задачка.

Хотя что-то подобное встречал лет пять назад толи у Silvaco, толи у китайцев.

Точно не вспомню.

[topor_topor 0]

Иногда приходится сталкиваться с проблемой кривизны сторонних схем.

Иногда их даже сложно перевести в базис библиотеки стандартных ячеек для реализации ASIC.

 

Вопрос - не появилось ли инструментов, позволяющих из структурного HDL или нетлиста получить поведенческий HDL?

Дабы потом можно было бы пересинтезировать схему на нужном базисе.

В каком виде схема (формат)?

В любом случае, если это не на бумаге, то почти любая схематик тулза может выдать нетлист (структурный HDL в виде Verilog нетлиста напр.).

В этом случае ответ банальный - подставте синтезабельное RTL описание на место цифровых целов и синтезите сколько угодно в любую новую библиотеку...

 

[zzzzzzzz 0]

...

В этом случае ответ банальный - подставте синтезабельное RTL описание на место цифровых целов и синтезите сколько угодно в любую новую библиотеку...

Сейчас мы так и делаем. Однако, часто у синтезатора не хватает мозгов и он генерит схемы, не соответствующие потом тест-векторам, на которых исходная схема работала. Особенно, если в дизайне присутствуют длинные обратные связи, ненавистные ему RS-триггеры, квази-аналоговые ключи и т.п. При этом, тест-векторами для этого воспользоваться не получится - у них покрытие всегда недостаточно.

Вопрос не в том, как жить. А в получении именно поведенческого HDL.

Но, наверное, я слишком размечтался. :)

[topor_topor 0]

Сейчас мы так и делаем. Однако, часто у синтезатора не хватает мозгов и он генерит схемы, не соответствующие потом тест-векторам, на которых исходная схема работала. Особенно, если в дизайне присутствуют длинные обратные связи, ненавистные ему RS-триггеры, квази-аналоговые ключи и т.п. При этом, тест-векторами для этого воспользоваться не получится - у них покрытие всегда недостаточно.

Вопрос не в том, как жить. А в получении именно поведенческого HDL.

Но, наверное, я слишком размечтался. :)

Опыт доказывает, что если синтезатор чё-то не генерит - то не в нём проблемы :)

Из того что Вы описали не каждый человек сдюжит чё-то получить, особенно если в дизайне присутствуют длинные обратные связи, ненавистные ему RS-триггеры, квази-аналоговые ключи и т.п.

 

Кстати о каких тест векторах речь? ATPG для нетлиста?

[zzzzzzzz 0]

Опыт доказывает, что если синтезатор чё-то не генерит - то не в нём проблемы :)

Так в том-то и проблема, в кривизне входного стороннего описания.

Иногда это просто следствие различных нагромождений и правок, исторически вносимых в проект. Уже и разрабы ушли, а схема всё "шлифуется" типа. :)

Вообще, пора бы всем категорически запретить для новых проектов структурные описания ... 22 век скоро. :)

 

Из того что Вы описали не каждый человек сдюжит чё-то получить, особенно если в дизайне присутствуют длинные обратные связи, ненавистные ему RS-триггеры, квази-аналоговые ключи и т.п.

Это не просто порой, да. Посему и призыв к ИИ. А есть ли этот "мальчик"?

 

Кстати о каких тест векторах речь? ATPG для нетлиста?

Обычно никакой автоматики. HDL-тесты, написанные исходя из представлений разработчика о фунциклировании схемы. Хорошо еще, если есть описание ожидаемых реакций на выходах. Может и не быть, и сравнивать надо с таблицей или jpeg-ом.