stepper88 0 13 мая, 2013 Опубликовано 13 мая, 2013 · Жалоба Здравствуйте! Имеется проект скомпилированный Verilog-проект под Xilinx ISE Web 12.1. Подскажите, как его можно экспортировать в формат EDIF? Или каким-то другим способом перенести в Altium Designer. Заранее благодарен! Андрей Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Bad0512 2 13 мая, 2013 Опубликовано 13 мая, 2013 · Жалоба Здравствуйте! Имеется проект скомпилированный Verilog-проект под Xilinx ISE Web 12.1. Подскажите, как его можно экспортировать в формат EDIF? Или каким-то другим способом перенести в Altium Designer. Заранее благодарен! Андрей Насколько я помню, синтезатор XST из исешного набора генерит нетлист только в своём криптованном формате. EDIF может генерить синплифай, например. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
