[VCO 0]

_Vova, так я, собственно, через ADIsimCLK все и рассчитываю...

Выкладывайте проект, в эту ветку экстрасенсы крайне редко заглядывают.

И ещё на будущее добрый совет:

Не делайте постскриптум в стартовом посте! Уж лучше лишний пост, чем сбивание с толку...

[AiS 0]

ViKo, в регистрах, помимо делителей и фильтров, рассчитываемых с помощью ADIsimCLK, так же задается еще ряд параметров. так что возможно там что-то выполняется не корректно. например калибровка VCO, либо же какие-то еще управляющие регистры. собственно у меня расчет был на то, что вдруг кто уже работал с данным кристаллом и сталкивался с подобным.

 

на счет опоры - смущает только то, что точно такие же модули синхронизации используются в аналогичной системе, правда в той системе вместо AD9524 использовался AD9518. И с ним все работает. В том числе и то, что оба ПЛЛ входят в LOCK

 

так что я, честно сказать, в некотором ступоре. есть подозрение, что во всем виноват кристалл VCXO (во всяком случае в AD9518 он внутренней, может потому и проблем не было...)

 

 

VCO, Да постскриптум был оставлен через пару минут, пока в ветке ни одного ответа даже не было.

Проект завтра выложу. просто руки не дошли уже сегодня

Изменено 18 марта, 2013 пользователем AiS

[polyakovav 0]

... следовательно, виновата опорная частота? Или железо не соответствует симулятору.

В первую очередь нужно проверить, не выходит ли начальная отстройка за полосу захвата петли ФАПЧ. Полосу, вроде, можно посмотреть в ADIsimCLK (давно не пользовался).

50 МГц приходит снаружи, можно просто померить частотомером.

Для 80 МГц получается возможная отстройка 1.6 кГц. Мерить лучше после буфера, потому что вход частотомера заметно влияет на генератор.

Управляющим напряжением нужно двигать генератор 80 МГц как можно ближе к номиналу (с учетом измеренной отстройки 50 МГц) и следить за сигналом LOCK в синтезаторе.

Случается, что при выбранных параметрах петли ФАПЧ полоса захвата получается всего с десяток Гц.

 

[VCO 0]

Случается, что при выбранных параметрах петли ФАПЧ полоса захвата получается всего с десяток Гц.

Агащаз, такую полосу по классической схеме Вы никогда не сможете реализовать (да оно здесь и не надо!).

Минимум, что получилось - около 100 Герц. Если покажете на конкретном VCO полосу 10 Гц, буду благодарень!

[polyakovav 0]

Агащаз, такую полосу по классической схеме Вы никогда не сможете реализовать (да оно здесь и не надо!).

Минимум, что получилось - около 100 Герц. Если покажете на конкретном VCO полосу 10 Гц, буду благодарень!

Каюсь, приукрасил. У нас тоже было около 100, но получилось это случайно из-за ошибки в настройках (нужно было больше килогерца).

На всякий случай предположил, что бывает еще хуже.

Кстати, в AD9548 предусмотрено сужение полосы до долей герца для слежения за PPS от GPS-приемника. Надеюсь в скором времени попробовать живьем.

[AiS 0]

Доброго всем времени. прошу прощение за молчание. проблема вроде бы разрешилась. ну или хотя бы частично.

проблем было две - с VCXO и с кодом.

Проблема VCXO в том, что он имеет слишком маленький диапазон перестройки. Пытаясь синхронизоваться с 50МГцовой опорой, напряжение на подстраиваемой ножке VCXO просто уходило в зашкал. итог - PLL1 не в LOCk моде.

При подаче в качестве опоры сигнала в 80МГц, сгенерированного аналогичным VCXO, PLL1 сразу входит в LOCK. (разумеется, при перерасчете соответсвующих делителей)

Второй вариант решения мог быть при подключении вместо VCXO опорного сигнала в 50МГц. Но это фактически просто работа без PLL1

 

PLL2 не входил в LOCK по следующим причинам:

 

1. в даташит есть пункт

 

MAXIMUM PFD FREQUENCY

Antibacklash Pulse Width

Minimum and Low 250 MHz

Maximum and High 125 MHz

 

у меня в регистре, где задается Antibacklash Pulse Width был указан максимум

плюс был включен удвоитель частоты VCXO

то есть на PFD приходила частота 160МГц, что противоречит указанным нормам.

Тут просто надо было выключить удвоитель и пересчитать соответсвующий делитель (N2 на схеме)

 

2. Есть регистр "PLL2 charge pump control", если его не описывать, то ток устанавливается минимальный. ставлю его хотя бы в середину шкалы и вуаля - PLL2 входит в LOCK

 

Наверное, для тех, кто с кристаллом не работал, вообще ничего не понятно отсюда. Для улучшения понимания приведу картинку с ADIsimCLK, хотя не уверена, что сильно поможет. Но из нее хотя бы наглядно видно, что есть удвоитель и PFD. В любом случае, вдруг кто будет мучиться с тем же? что и я, и тогда может кому-то это все пригодится.

Изменено 11 апреля, 2013 пользователем AiS