1. Сталкивались ли Вы с интерфейсом SGMII в работе?

[Ellochka 0]

Добрый день!

 

Ищу людей, имеющих опыт разработки системы с сетевым PHY интерфейсом SGMII. Данный интерфейс имеется на кристаллах, отладочных платах последних серий Xilinx.

Возникли трудности с запуском ethernet'a на отладочной плате Xilinx VC707 с использованием IP-ядра AXI_Ethernet. Имеется полурабочий проект в EDK, устанавливается link с партнером, однако данные не отправляются/принимаются. Возможно не учтены какие-то настройки ядра? Ощущение, что ядро не выполняет своих функций формирования sgmii-сигнала.

 

Просьба откликнуться знакомых с подобной проблемой! Хотела бы обсудить поподробнее.

 

Спасибо. Жду откликов!

[MadMakc 0]

ну, раз линк подняли - уже половина победы.

как вариант - проверьте в каком состоянии битик isolate.

если в единице, то сбрасывайте в ноль - через регистры или ещё как.

[Ellochka 0]

как вариант - проверьте в каком состоянии битик isolate.

если в единице, то сбрасывайте в ноль - через регистры или ещё как.

Бит в нуле.

Изменено 13 февраля, 2013 пользователем Ellochka

[MadMakc 0]

регистры PHY читаются?

если да, можно попробовать убедиться, что он(PHY) стоит в режиме SGMII.

когда кабель к плате подцепили- линк на компе поднялся?

вы уверены, что до платы доходят пакеты?

И каким образом вы пакеты передаёте?

[Ellochka 0]

регистры PHY читаются?

если да, можно попробовать убедиться, что он(PHY) стоит в режиме SGMII.

когда кабель к плате подцепили- линк на компе поднялся?

вы уверены, что до платы доходят пакеты?

И каким образом вы пакеты передаёте?

Да, регистры читались и информация в них была адекватной.

 

 

Благодарю всех за внимание!!

 

Все дело было в багах IP-ядер. Это выяснилось в результате плотного общения одного форумчанина с программистами Xilinx'a. Он же выложил работающие ядра на форуме xilinx.com. После апгрейда все заработало.

 

Полагаю будущие версии EDK учтут баг.