Gate 0 24 декабря, 2005 Опубликовано 24 декабря, 2005 · Жалоба Только что откомпилировал из синплифая и проверил проект с иерархией: 1. на вкладке synplify на левой панели, если встать на .v файл и нажать правую кнопку мыши, то меню "view file" не работает. Если пройти из меню window->source files то все ок. 2. на вкладке iice иерархия видна на левой панели и при переходе по ней в правой открыватся нужный исходник и там можно манипулировать сигналами. У меня в список лицензий добавлен "identify_tps", и он запрашивается при работе, м.б. дело в нем? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
makc 232 25 декабря, 2005 Опубликовано 25 декабря, 2005 · Жалоба 2. на вкладке iice иерархия видна на левой панели и при переходе по ней в правой открыватся нужный исходник и там можно манипулировать сигналами. У меня в список лицензий добавлен "identify_tps", и он запрашивается при работе, м.б. дело в нем? У меня identify_tps есть, но иерархия в Identify Instrumentor'e не доступна для инстанцированных в модуле верхнего уровня блоков. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
oval 0 25 декабря, 2005 Опубликовано 25 декабря, 2005 · Жалоба 2. на вкладке iice иерархия видна на левой панели и при переходе по ней в правой открыватся нужный исходник и там можно манипулировать сигналами. У меня в список лицензий добавлен "identify_tps", и он запрашивается при работе, м.б. дело в нем? У меня identify_tps есть, но иерархия в Identify Instrumentor'e не доступна для инстанцированных в модуле верхнего уровня блоков. У меня абсолютно также. Проект у меня на VHDL. Может ситуация для Verilog несколько лучше? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
makc 232 25 декабря, 2005 Опубликовано 25 декабря, 2005 (изменено) · Жалоба 2. на вкладке iice иерархия видна на левой панели и при переходе по ней в правой открыватся нужный исходник и там можно манипулировать сигналами. У меня в список лицензий добавлен "identify_tps", и он запрашивается при работе, м.б. дело в нем? У меня identify_tps есть, но иерархия в Identify Instrumentor'e не доступна для инстанцированных в модуле верхнего уровня блоков. У меня абсолютно также. Проект у меня на VHDL. Может ситуация для Verilog несколько лучше? Точно! Пропробовал примерчик на Verilog'e - действительно все работает и иерархия доступна для просмотра и использования... Выходит либо мы что-то делаем не так на VHDL, либо нужно ждать исправлений. PS: Отправил Synplicity описание проблемы. Может быть они это как-нибудь прокомментируют... Изменено 25 декабря, 2005 пользователем makc Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
oval 0 26 декабря, 2005 Опубликовано 26 декабря, 2005 · Жалоба 2. на вкладке iice иерархия видна на левой панели и при переходе по ней в правой открыватся нужный исходник и там можно манипулировать сигналами. У меня в список лицензий добавлен "identify_tps", и он запрашивается при работе, м.б. дело в нем? У меня identify_tps есть, но иерархия в Identify Instrumentor'e не доступна для инстанцированных в модуле верхнего уровня блоков. У меня абсолютно также. Проект у меня на VHDL. Может ситуация для Verilog несколько лучше? Точно! Пропробовал примерчик на Verilog'e - действительно все работает и иерархия доступна для просмотра и использования... Выходит либо мы что-то делаем не так на VHDL, либо нужно ждать исправлений. PS: Отправил Synplicity описание проблемы. Может быть они это как-нибудь прокомментируют... Понятно, давайте подождем. Теперь больше всего похоже на проблему интеграции Synplify и Identify. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
xilirus 0 30 декабря, 2005 Опубликовано 30 декабря, 2005 · Жалоба Отцы! есть, кто V4 дебажил со встроеннным JTAG-Ом? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 30 декабря, 2005 Опубликовано 30 декабря, 2005 · Жалоба Отцы! есть, кто V4 дебажил со встроеннным JTAG-Ом? не отец конечно, но дебажу правда чипскопом Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
oval 0 31 января, 2006 Опубликовано 31 января, 2006 · Жалоба Господа интересующиеся! :1111493779: Появился Identify 2.3.1! Еще не успел проверить, но возможно, что вышеописанная проблема в этой версии исправлена. Будем пробовать. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
makc 232 31 января, 2006 Опубликовано 31 января, 2006 · Жалоба Господа интересующиеся! :1111493779: Появился Identify 2.3.1! Еще не успел проверить, но возможно, что вышеописанная проблема в этой версии исправлена. Будем пробовать. Но на мою заявку по поводу этого досадного глюка с VHDL ответа пока не было. Пишут, что эта проблема в стадии исправления... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
oval 0 1 февраля, 2006 Опубликовано 1 февраля, 2006 · Жалоба Первые впечатления следующие: одно "лечим", другое "колечим" :( Для проекта под Actel ProASICPlus при запуске Identify Instrumentor'a из Synplify вообще вываливается с Internal error. Как выяснилось, теперь ему не нравиться ссылка на библиотеку технологических примитивов APA во всех модулях, сгенерированных ActGen'ом (аналог CoreGen у Xilinx). Отдельно Synplify все "съедает" на ура! После исправления этого "косяка" вручную, проект загружается в Identify нормально и даже видно всю иерархию! Ура! Но вот не задача, после завершения настроек проекта в Identify, возврашаемся в Synplify и пытаемся просинтезировать созданный Identify implementation. Вообщем, все хорошо, кроме самого главного, все, что добавил в проект Identify оказывается "blackbox'ами"!!! Причиной тому, как и было раньше, является то, что созданный Identify файл syn_dics.vhd оказывается в самом конце списка исходников, посему и дело до его компиляции вообще не доходит! Так что, пока делать приходится опять все "ручками"!!! Ждем дальше. :angry2: P.S. Проект не тривиальный. Используется много библиотек. Библиотеки work нет. 2 makc: Если у Вас налажена связь с Synplicity и есть время, то можно им отписать, может задумаются ;) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
makc 232 1 февраля, 2006 Опубликовано 1 февраля, 2006 · Жалоба Первые впечатления следующие: одно "лечим", другое "колечим" :( Ну хоть проблему с блэкбоксами решили. И то хорошо. :) Теперь хоть как-то можно работать. 2 makc: Если у Вас налажена связь с Synplicity и есть время, то можно им отписать, может задумаются ;) У них на сайте в разделе support можно зарегистрироваться и поместить свои замечания по продукту. Думаю, что лучше Вас Вашу проблему никто им не опишет. PS: Радует, что есть прогресс. Но по-прежнему интеграция Identify в Synplify оставляет желать лучшего. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
oval 0 1 февраля, 2006 Опубликовано 1 февраля, 2006 · Жалоба Ну хоть проблему с блэкбоксами решили. И то хорошо. :) Теперь хоть как-то можно работать. Не получилось у меня пока поработать!!! :angry2: Все довел до конца (под Actel ProASICPlus) как положено, прошил. Все Ок! Запускаю RTL Debugger: пишет, что не может найти "instrumented design", попробовал несколько раз, результат один. Правда пока попробовал только на одной машине. Вообщем, все начинается похоже с того, что он неправильно считывает через JTAG ID микросхемы, на что честно выдает соответствующий Warning. Никак разучился теперь с кабелем работать?! :( У них на сайте в разделе support можно зарегистрироваться и поместить свои замечания по продукту. Думаю, что лучше Вас Вашу проблему никто им не опишет. Понятно, как появиться время, попробую. А пока ждем ;) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
