topor_topor 0 16 января, 2013 Опубликовано 16 января, 2013 · Жалоба Уважаемые коллеги, Пытаюсь заставить Quartus II v.11.1 вставить буфер в цепь в MAX II. Дизайн на верилоге. Менять исходник как-то не красиво.... Пытаюсь применить assignment: Logic Cell Insertion между 2-мя регистрами по цепи данных. Value=2, Enabled=Yes, Entity=TOP При этом никаких буферов не вижу ни в тайминг репортах ни в Technology Viewer. Может какие-то есчё надо опции розрешить... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sanehermit 0 16 января, 2013 Опубликовано 16 января, 2013 · Жалоба Уважаемые коллеги, Пытаюсь заставить Quartus II v.11.1 вставить буфер в цепь в MAX II. Дизайн на верилоге. Менять исходник как-то не красиво.... Пытаюсь применить assignment: Logic Cell Insertion между 2-мя регистрами по цепи данных. Value=2, Enabled=Yes, Entity=TOP При этом никаких буферов не вижу ни в тайминг репортах ни в Technology Viewer. Может какие-то есчё надо опции розрешить... Простите, а зачем Вам там буфер нужен? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Копейкин 0 16 января, 2013 Опубликовано 16 января, 2013 (изменено) · Жалоба Использовать примитив LCELL? LCELL <instance_name> (.in(<data_in>), .out(<data_out>)); PS Не разглядел, что исходники менять не желаете... Тады ой... Изменено 16 января, 2013 пользователем Копейкин Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
topor_topor 0 16 января, 2013 Опубликовано 16 января, 2013 · Жалоба Простите, а зачем Вам там буфер нужен? HOLD виолейшин фиксить. Другие способы - не предлагать. Так надо. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
LV26 0 16 января, 2013 Опубликовано 16 января, 2013 · Жалоба Уважаемые коллеги, Пытаюсь заставить Quartus II v.11.1 вставить буфер в цепь в MAX II. Дизайн на верилоге. Менять исходник как-то не красиво.... Пытаюсь применить assignment: Logic Cell Insertion между 2-мя регистрами по цепи данных. Value=2, Enabled=Yes, Entity=TOP При этом никаких буферов не вижу ни в тайминг репортах ни в Technology Viewer. Может какие-то есчё надо опции розрешить... Так сделайте дополнительный топ-левел (врапер) и в него впишите исходник и подключите LCELL. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
StewartLittle 45 17 января, 2013 Опубликовано 17 января, 2013 · Жалоба Пытаюсь применить assignment: Logic Cell Insertion между 2-мя регистрами по цепи данных. Value=2, Enabled=Yes, Entity=TOP В принципе, Вы все делаете правильно. В Technology Map Viewer должны быть видны вставленные LCELL'ы. Если их там нет, то Вы, возможно, некорректно указали параметры From и To в Assignment Editor'е (т.е. не попали в "нужные" регистры), или забыли сохранить сделанные назначения :) Проверьте, есть ли в вашем qsf-файле что-то типа такого: set_instance_assignment -name LCELL_INSERTION 3 -from inst5 -to inst14 Это - вставка трех LCELL'ов между двумя регистрами, результат - на картинке. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
topor_topor 0 17 января, 2013 Опубликовано 17 января, 2013 · Жалоба Всем спасибо за советы. Буфер не вставляется скорее всего по причине: "Critical Warning (308018): (High) Rule S104: Clock port and any other port of a register should not be driven by the same signal source. Found 11 node(s) related to this rule." Это про -from REG.... Такая ситуация выходит, поскольку С вход этого тригера клокается из GatedClock компонента (FF+AND), а D - из того-же тригера что и GatedClock.EN..... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться