[Zugus 0]

Доброго времени суток.

Появилась задача, поддержка уже существующего проекта, написанного на VHDL. Проект достаточно обширный и человек которые его писал раньше, теперь вне досягаемости. Проект для кристала Spartan 6, Xilinx. Проект написан в ISE Design Suite 13.3.

Собственно всё бы ничего, но до этого я работал только с Altera, соответственно в Quartus'e и вообще все проекты были на Verilog :)

Вообще говоря, с чтением того что написано проблем у меня не возникло, всё вроде понятно, что куда и как. Не понятные опреаторы можно посмотреть в инете.

Но как только попытался что то дописать сам меня постиг фэйл, на запуск простого счетчика я убил минут 20...

Вобщем возникла у меня идея попробовать перевести этот проект хотя бы на язык, который мне удобен, раз уж камень предопределен.

Сейчас у меня из доступеных сред ISE 14.2. Хотелось бы перевести проект в PlaneAhead, мне он показался более удобным, чем та жуткая смесь схематикса и текстового описания, которое есть сейчас. Думаю попытаться по кусочкам, по блокам переводить проект на Verilog.

Собственно вот у меня вопросы какие:

1) Я читал, что присутствие в проекте одновременно и VHDL блоков и Verilog возможно, это так?

2) Смогу ли я моделировать одновременно такие блоки? Есть ISIM, я так понимаю это урезанный ModelSim, смогу ли я на нем помоделировать?

3) Возможно ли будет проводить оптимизацию такого проекта?

4) Может я вообще что то мега сложное затеял и кто то видит более простой путь? :)

 

[eugen_pcad_ru 0]

1 присутствие в проекте одновременно и VHDL блоков и Verilog возможно?

Да, любой САПР в настоящее время поддерживает оба формата

2 Смогу ли я моделировать одновременно такие блоки? Есть ISIM, я так понимаю это урезанный ModelSim, смогу ли я на нем помоделировать?

Да, можете использовать ISIM или ModelSim.

3 Возможно ли будет проводить оптимизацию такого проекта?

Да, ответ см. в п.1

4 Может я вообще что то мега сложное затеял и кто то видит более простой путь?

Изучите VHDL. Знание двух языков еще никому не повредило. Пишите/сопровождайте на том языке, на котором Вам удобнее. Есть правда программы трансляции, но встает задача оптимизации кода, корректности преобразования и т.д.

[bookd 0]

Я все время полагал что PlaneAhead это потомок FPGA Editor, и является составной частью среды проектирования. Чего то специально в него переводить не надо.

По поводу смешанного проекта, вообще проблем не вижу. Поставьте левый Modelsim, он берет смешанные проекты, и начинайте поблочно переписывать проект. Никаких проблем быть не должно. Лично гонял проекты написанные на VHDL, у которых контроллер DDR был на Verilog. И ничего все работало и моделировалось.

[des00 25]

ИМХО не стоит переписывать, всё и сразу. "Работает, не лезь" (с). Если проект более/менее сложный то допустив ошибку при переписке, можно очень долго выяснять что-же отвалилось.

[Zugus 0]

Всем спасибо. Значит буду потихоньку ковырять.

Я и хочу переписывать поблочно. Переписал проверил, ещё раз проверил, пошел дальше.

 

Начал собирать пробный проект, проект на Verilog, отдельным модулем сделал VHDL ресурс.

Что то я его с ходу подключить, не смог.

Пытался вставить так

 

test_vhdl U1(

.in_vhdl (B),

.out_vhdl (С)

);

b и c пины топ модуля.

 

пишет что Instantiating <U1> from unknown module <test_vhdl>

И файл висит в Non-Module files.

 

Файлы на Verilog так подцеплялись. Что я делаю не так?

Изменено 7 ноября, 2012 пользователем Женёк

[stu 0]

при синбиозе SV+AHDL писал так:

extern module test_vhdl(
input wire in_vhdl[разрядность],
output wire out_vhdl[разрядность]
);

[Zugus 0]

Разобрался.

Я добавлял верно, была ошибка в архитектуре VHDL файла, но PlanAhead почему то её не показывал.

Всё добавляется и нормально моделируется в ISim.