[yes 6]

Есть желание использовать какой-либо тул, который позволяет спрягать FPGA с теорией.

Теория - это разные фильтры (особенно БИХ), корреляторы и прочее DSP

 

Но, например, Xilinx System Generator дает, имхо, очень плохое качество сгенеренного нетлиста дает...

Ручками раза в 4 выше тактовая получается.

Может есть что-то лучше?

 

Кто занимался такими вещами - какую тулзу посоветуете для задачи посадить человека не знающего HDL за генерацию/верификацию всяких DSP структур в FPGA?

[KA_ru 0]

посмотри Synplify DSP.сами они пишут что очень достойно.

тоже сейчас этим пакетом в свободное время занимаюсь.

[yes 6]

не работает пока сволочь :)

 

я читаю соответствующий топик, но пока не помогло.

 

а элементы там действительно интереснее остальных (известных мне) вариантов...

[dsp 0]

тоже хочу попробовать еще не качал а что конкретно не получается? проблемы с лекарством?

[KA_ru 0]

у них уже версия 2.6 появилась :)

[Кнкн 5]

у них уже версия 2.6 появилась :)

 

Вот только где-бы ее взять?

[yes 6]

в архиве моделька -

 

из нее Synplify_DSP генерит файл, в котором просто подключены модули (IIR в данном случае)

 

а сами модули описаны в SynLib.v, которое лежит где-то внутри Synplify_DSP

 

никакие DSP48 блоки для Virtex4 там не описаны, а синтез (Synplify pro) генерит ерунду - все на логике

 

что страшно тормозное получается...

 

может я чего-то не так делаю?

fir_4.rar

[Кнкн 5]

никакие DSP48 блоки для Virtex4 там не описаны, а синтез (Synplify pro) генерит ерунду - все на логике

 

что страшно тормозное получается...

 

Я немного экспериментировал с синтезом под Альтеру.

Synplify может задействовать DSP блоки, если в hdl

стоит * , но умножения на константу строит на логике.

В примере от Synplify DSP fir51 на virtex2p вроде как

разгоняется на 200 Мгц, кажется, это и не плохо?

[RobFPGA 28]

Приветствую!

 

Увы - генерация структуры в SymplifyDSP 2.2 пока далека от идеальной, хотя прогресс по сравнению 1.2 большой.

 

Я для примера взял FFT Virtex2, 16384 точки 16 бит вход. После генерации и синтеза с удивлением увидел, что ширина шины данных расширяется до 23 бит сразу на входе, а не постепенно как вроде должно быть (структура FFT - R2^2 SDF). В результате - лишние ресурсы по памяти и умножителям. Кроме этого так и не смог включить дополнительный retiming. Ставлю retiming 1,2,3... а в выходном файле ничего не меняется. В результате - выше 95 МГц скорость не поднимается и это притом что в структуре есть возможность добавить регистр в узком месте.

 

Вывод - для макета функционирования алгоритма пойдет. А если хотите выжать максимум - то ручками.

В принципе никто не мешает сваять верхний уровень самому, используя готовые блоки из SynLib, FFTmodules.

 

 

Успехов! Rob.

[yes 6]

дык в тот то и дело, что базовые модули описаны на "женерик" RTL, то есть предполагается, что средство синтеза съест этот код и замэпит его куда надо

 

если для 2-го виртекса или спартан3 синплифай делает это вполне нормально, то для v4 просто бяда

 

собственно у меня мнение такое - как ни плох Xilinx System Generator, но пока это лучшее, что я видел...

 

увы, меня он также совершенно не устраивает :(

[dsp 0]

подскажите пожалуйста как вылечить а то что-то не совсем понятно

[yes 6]

я лучше объяснить не смогу

 

http://electronix.ru/forum/index.php?showt...ify%20DSP&st=15

http://electronix.ru/forum/index.php?showtopic=7866&hl=

 

с лицензией глюки обычно, и все упомянутые пункты надо выполнить