[ClockworkOrange 0]

вот есть некий CPU c параллельным выходом на ЖКИ,

есть матрица LCD Full HD 1920*1080 для которой в качестве входного интерфейса задействовано два канала LVDS (чётный и нечётный пиксел)

 

вот смотрю как это скрестить, по идее существует в природе замечательный LVDS-трансмиттер SN75LVDS83 :

SN75LVDS83 FlatLink transmitter contains four 7-bit parallel-load serial-out shift registers, a 7× clock synthesizer, and five low-voltage differential-signaling (LVDS) line drivers in a single integrated circuit. These functions allow 28 bits of single-ended low-voltage TTL (LVTTL) data to be synchronously transmitted over five balanced-pair conductors for receipt by a compatible receiver, such as the SN75LVDS82. The SN75LVDS83 can also be used in 21-bit links with the SN75LVDS86 receiver.

 

по идее, благодаря наличию сигнала выбора полярности вх.клока (The rising or falling edge of the clock can be selected by way of the clock select (CLKSEL) terminal)

всё что нужно сделать - поставить две ИС SN75LVDS83 впараллель, и подать на них делённый на 2 клок (причём на одной из ИС проинвертировать сигнал CLKSEL).

 

вопрос 1:

правильно ли я понял схемотехнику решения для DualLVDS ?

 

вопрос 2:

на чём лучше делить 120МГц тактовую с процессора?

требования SN75LVDS83 по сдвигу вх.такта таковы:

tsu Setup time, data, D0 − D27 valid before CLKIN↑ or CLKIN↓ = 3ns

th Hold time, data, D0 − D27 valid after CLKIN↑ or CLKIN↓ = 1.5ns

- необходим делитель с PLL или можно ограничиться схемой с одним триггером?