svedach 0 16 июня, 2012 Опубликовано 16 июня, 2012 · Жалоба Может кто-то сталкивался с софтом по теме, подскажите. Проект крупный - надо представление его вцелом. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vugluskr 0 16 июня, 2012 Опубликовано 16 июня, 2012 · Жалоба Может кто-то сталкивался с софтом по теме, подскажите. Проект крупный - надо представление его вцелом. "FPGA Advantage" (MentorGraphics) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
svedach 0 16 июня, 2012 Опубликовано 16 июня, 2012 · Жалоба Хотелось-бы небольшую простенькую прогу. Скормил ей топ-модуль, а дальше разбирает сама... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
StewartLittle 45 16 июня, 2012 Опубликовано 16 июня, 2012 · Жалоба Хотелось-бы небольшую простенькую прогу. Скормил ей топ-модуль, а дальше разбирает сама... Ищите в гугле по по вошебным словам "rtl viewer" или "hdl viewer". Найдете много всего, например RTL Vision от Concept : http://www.concept.de/RTLvision.html Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
svedach 0 16 июня, 2012 Опубликовано 16 июня, 2012 · Жалоба За ссылку спасибо. Но вот все, что нашел - платное. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ReAl 0 17 июня, 2012 Опубликовано 17 июня, 2012 · Жалоба Может кто-то сталкивался с софтом по теме, подскажите. Проект крупный - надо представление его вцелом. HDL какой? Для VHDL попробуйте doxygen. Не знаю, насколько он глубоко в VHDL залазит, но то, что он делает с С/С++ мне нравится. Это не схема будет, а многостраничный html со картинками графов связями между файлами и функциями (кто кого и кто от кого), перечнем функций/переменных и т.п. В обычном режиме он строит это всё только для тех сущностей программы, которые обвешаны комментариями-документацией специального вида, но есть режим # If the EXTRACT_ALL tag is set to YES doxygen will assume all entities in # documentation are documented, even if no documentation was available. # Private class members and static file members will be hidden unless # the EXTRACT_PRIVATE and EXTRACT_STATIC tags are set to YES EXTRACT_ALL = YES Очень удобно смотреть свои старые проекты, в которые долго не заглядывал :-) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Soflover 0 17 июня, 2012 Опубликовано 17 июня, 2012 · Жалоба Может кто-то сталкивался с софтом по теме, подскажите. Проект крупный - надо представление его вцелом. У Альтеры есть хорошая приблуда под названием RTL Viewer, у других фирм тоже думаю есть что-то подобное. А еще, практически в любом симуляторе, можно отобразить проект в виде блок схемы. Смотря, что конкретно Вам нужно. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
kru64 0 23 июня, 2012 Опубликовано 23 июня, 2012 · Жалоба Вот еще бесплатный. http://www.veriloghdl.org/ Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
evsh 0 26 июня, 2012 Опубликовано 26 июня, 2012 · Жалоба RTL Vewer есть практически во всех современных средствах синтеза. Самый же удобный просмотр схемы, RTL и технологической для FPGA, что видел, реализован в Synplify. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться