[porex 0]

И NAND тоже. ALE, CLE на любые адресные линии. Остальное очевидно. Записью в определнные адреса генерируются все необходимые сигналы.

Они же по разному тактируются, чего-то я не пойму, как такое возможно?

[Dron_Gus 2]

Что там тактировать? :) WE, RE те же. Шина данных... хм. паралельная. CS - логика та же.

[Demeny 0]

Они же по разному тактируются, чего-то я не пойму, как такое возможно?

#NAND_CE и #NAND_BUSY вешаете на любые GPIO ноги контроллера.

Шину данных D0-D7 как есть на шину данных SRAM. #NAND_WE, #NAND_RE соответственно на #WR, #RD SRAM.

Далее - NAND_CLE, NAND_ALE можно прицепить к любым адресным линиям, например, CLE - A16, ALE - A15. Тогда записью "в память" по адресу SRAM_BASE + 0x10000 (при активном #NAND_CE) можно подавать команды в NAND, а записью в SRAM_BASE + 0x8000 - устанавливать адреса блока и страницы NAND.

После установки команды и передачи адреса (дождавшись готовности #NAND_BUSY) всю страницу NAND можно считать обычным memcpy() с адреса SRAM_BASE + 0x00.

[Dron_Gus 2]

В принципе и CE можно повесить на CS. Но лучше сверится с диаграммами.

[aaarrr 69]

В принципе и CE можно повесить на CS.

Если память "умеет" режим CE don't care (а сейчас почти все умеют), то можно на CS.

[porex 0]

Кажется разобрался. Меня смущал CLK в Burst режиме, а для NAND'a получается асинхронный режим SRAM контроллера нужен.