[mikeT 0]

Вопрос по совместимости I/O 1.8V Altera Cyclone IV и LPSDR SDRAM 1.8V (Micron)

 

Мы хотим подключить LPSDR (Mobile Low Power SDR) SDRAM с питанием 1.8В к Cyclone IV.

 

Столкнулся с такой проблемой:

Согласно документации на данный Циклон он поддерживает I/O стандарт 1.8-V LVTTL/LVCMOS (JESD8-7). В даташите в частности приводятся значения Vol max = 0.45V, Voh min = 1.35V (при питании банка 1.8). Но для LPSDR SDRAM указаны Vil max = 0.3V и Vih max = 1.44V (при питании 1.8). То есть в наихудшем случае FPGA не стыкуется с LPSDR SDRAM.

 

Понятно, что данные по выходу для ПЛИС приведены для граничных условий (ток 2мА и т. п.) и реально при работе на меньшую нагрузку «0» будет меньше чем 0.45, а «1» выше чем 1.35.

Более того, стандарт JESD8-7 (сейчас используется реально JESD8-7A) определяет на самом деле два диапазона — Normal Range и Wide Range. Значения, приведенные в стандарте для Normal Range в точности равны тем что приведены в даташите на Циклон 4 (ток нагрузки 2 мА). А вот значения, приведенные для Wide Range (ток нагрузки 100мкА ) полностью обеспечивают стыковку с LPSDR SDRAM 1.8V.

 

В связи с этим пара вопросов:

 

(1)

Означает ли ссылка на то что Циклон 4 поддерживает стандарт JESD8-7 то, что ПЛИС при нагрузке равной 100 мКа на пине будет гарантированно обеспечивать то что написано в JESD8-7 Wide Range (уровни напряжений, указанные в стандарте)?

 

(2)

Есть ли у кого опыт практического использования такого рода «связки» - LPSDR SDRAM 1.8V – Altera Cyclone IV 1.8V?

На самом деле, как я посмотрел - для Cyclone II, III, V и вроде бы всех Stratix для этого режима приводятся все те-же самые значения что я привел выше для Циклона 4. Может быть какие-то ссылки на референс дизайны кинете. Я довольно долго искал в инете, но ничего подходящего не нашел.

 

[DmitryR 0]

На самом деле это очень зависит от частоты и это надо моделировать. Потому что если частота относительно низкая - максимальный ток через вывод FPGA будет течь только во время фронта, заряжая или разряжая емкость нагрузки. После завершения переходного процесса переключения ток будет даже не 100, а 1 мкА я думаю, поэтому напряжение на "полочках" будет rail-to-rail. Если же частота будет такой, что выводы все время будут в переходном процессе - напряжение в какой-то момент (при некоторой частоте) перестанет дотягивать сначала до rail, а потом и до границ стандарта.

[mikeT 0]

На самом деле это очень зависит от частоты и это надо моделировать.

 

Вы правы, но как тогда понять стандарт (в моем случае это JESD8-7) - там нет ничего про динамику. И Альтера просто ссылается в таблице (где приведены возможные I/O стандарты) на этот самый JESD..

 

Допустим я все это смоделирую и все окажется ОК. А через полгода Альтера чуть-чуть изменит технологию и все станет "немножко не так", но приписка "все по стандарту JESD8-7" останется.

Я к тому, что должно же быть какое-то четкое руководство или, точнее сказать, договоренность типа "это 1.8 В и это 1.8 В и они стыкуются". Ну а по частотам в приниципе написано отдельно типа "это работает до 150МГц, а это до 133 МГц " (цифры условные).

 

 

[Beby 4]

Я к тому, что должно же быть какое-то четкое руководство или, точнее сказать, договоренность типа "это 1.8 В и это 1.8 В и они стыкуются". Ну а по частотам в приниципе написано отдельно типа "это работает до 150МГц, а это до 133 МГц " (цифры условные).

Раньше, что-то подобное писали, а теперь нет. Теперь говорят: моделируйте (в том же Hyperlinx), ибо хрен его знает, как вы разведёте Вашу печатную плату - типа оно от разводки зависит больше, чем от ПЛИС.

 

У меня были разборки с Xilinx оп поводу поддержки LVPECL 3.3V output который "был" в Virtex-E/Spartan-2E и которого "как бы" не стало в Spartan-3A. Вот я их и мучил - они меня обманули в первый раз, когда говорили, что он есть в Spartan-2E (при помощи 3 резисторов); или во втором - когда писали, что Spartan-3A не поддерживает LVPECL 3.3V output. После долгих препирательств, был получен вразумительный ответ: ну-у-у-у, при вашей частоте и длине трасс всё должно работать... но обещать мы ничего не будем, поэтому берите Hyperlinx и моделируйте ваше устройство - может быть после моделирования у Вас появятся какие-либо дополнительные требования к разводке (или разъёмам и пр. компонентам).

[mikeT 0]

Раньше, что-то подобное писали, а теперь нет. Теперь говорят: моделируйте (в том же Hyperlinx), ибо хрен его знает, как вы разведёте Вашу печатную плату - типа оно от разводки зависит больше, чем от ПЛИС. ...

 

...

После долгих препирательств, был получен вразумительный ответ: ну-у-у-у, при вашей частоте и длине трасс всё должно работать... но обещать мы ничего не будем, поэтому берите Hyperlinx и моделируйте ваше устройство - может быть после моделирования у Вас появятся какие-либо дополнительные требования к разводке (или разъёмам и пр. компонентам).

 

О как! Спасибо большое, а я тут собрался от Альтеры ответ типа "Да-Нет" получить. Понимаю, что был в этом вопросе весьма наивным.

 

Думаем сейчас:

1. в Hyperlinx посмотреть, как вы и советовали.

2. на ките со Стратикс-3 глянуть живьем. похоже у всех альтер I/O 1.8V (non-referenced, JESD8-7) одинаково устроены.

 

[cioma 0]

Если есть возможность, то лучше промоделировать.