Перейти к содержанию
Поиск
    

Solik

Участник
 Профиль  Обзор контента

  • Постов

    17

  • Зарегистрирован

 Тип контента 

Сообщения, опубликованные Solik

  1. Опубликовано · Пожаловаться

    Ваш пост, господин Solik выглядит минимум не профессионально. Либо Вы не прочитали вопрос, либо просто не компетентны  BTW, DDR SDRAM по четырем слоям не разводится в принципе  К каждому корпусу необходимо подвести питание - 2 слоя, напряжение терминации - 1 слой, ну и плюс к этому хотя бы пара сигнальных слоев. Т.к. рабочие частоты DDR памяти лежат выше 200 MHz, то разводку необходимо осуществлять дорожками с 50-омным импедансом, а это значит, что под каждый сигнальный слой надо подкладывать землю. Ко всему вышеперечисленному - TOP уходит под монтаж самих микросхем, BOTTOM - под монтаж блокировочных конденсаторов и согласующих резисторов. Таким образом имеем нечто в районе 6-8 слоев

     

    Не согласен .....

    Используя их рекомендации .....

    Всё зависит в основном от загружености FPGA и её питания.

    А память легко выводится и на 4- слоях (Если присмотрется ты даже сможешь заметить что производители микросхем не просто набрасывают ножки в BGA корпуса, а прорабатывают некоторые варианты разводки своих микросхем)

    Если использовать корпуса 0402 - то почти все можно установить прямо под DDR (только вот у нас 0402 мало кто берётся ставить) -при этом можно высести все сигнальные с памяти на двух слоях и два слоя использовати для питания (Ущемлённым будет только питпние на FPGA {питание к ядру будет подходить с шириной не больше 0.75- 1мм} )

     

    Извини реальный пример дать не могу {но поверь он есть}

     

     

     

       /--\\\\\/////\          /--\\\\\/////\
 |  |---------| |        |  |---------| |
|   |  ddr    |  |      |   |    ddr  |  |
|   |         |   |    |    |         |    |
|   |---------|    |  |     |-------- |    |
|                   ||                     |
 \  |----------------------------------    /
   \|               FPGA                | /

  12. Опубликовано · Пожаловаться

    Возможен ещё один способ. Посмотри пример :

    ftp://ftp.inlinegroup.ru/output/exp_docs/demo.rar.

    (о котором говорил fill (http://www.megratec.ru))

     

    Там после простановки REFDES в инстансы переносится 1R№...1C№.... (правда ручками) дополнительно добавляемые в зависимости от количества блоков на сивол в блоке. И вроде неплохо получается.

  13. Опубликовано · Пожаловаться

    Открывать или закрывать те или иные переходные отверстия зависит от производителя( его технологий, типа паяльной маски, а также и от размеров переходных отверстий).

    Обратившись к конкретному производителю всегда можно узнать его рекомендации.

  14. Опубликовано · Пожаловаться

    Мы делает так: Cмотри файл -> XC2VP7-6ff1704.txt

     

    Это Xilinx (XC2VP7-6FF1704) на 1704 ног. Элемент нарисован как описано выше.

    XC2VP7-6ff1704.txt -файл PDB формата ASCII. Своп не прописан т.к в разных проектах есть свои ограничения(Назначаем в проекте).

     

    Разобравшись вам может понравится такой вариант.

  16. Опубликовано · Пожаловаться

    На каждый pin свой гейт это конечно круто :blink:

     

    Элемент можно разделить скажем на Базу(питание, и конфигурацию) и Банки (i/o,Vref)...+Возможно какието ещё чати(RocketIO)

     

    Номера пинов после свопинга будут меняться в соответствии с изменениями на плате после back annotate в любом случае.

     

    Но можно обозвать однотипные Pin-ы одинаково и в этом случае это не сильно отрозится на понимании схемы.

     

    А что-бы пакет не ругался "Pin Name" сделать невидимым, а имена выводов на элементе отобразить(сделать) скажем похожим свойство "PinID"

×
×
  • Создать...