![](https://electronix.ru/forum/uploads/set_resources_23/84c1e40ea0e759e3f1505eb1788ddf3c_pattern.png)
![](https://electronix.ru/forum/uploads/set_resources_23/84c1e40ea0e759e3f1505eb1788ddf3c_default_photo.png)
user_fpga
-
Постов
10 -
Зарегистрирован
-
Посещение
Сообщения, опубликованные user_fpga
-
-
В 16.08.2022 в 13:52, gosha сказал:
У меня, задание ручками output_delay только ухудшило ситуацию. Из-за тупости, не смог расчитать верные изначения..
Задание только частот всех синхросигналов - оказывалось всегда достаточным, если топология не кривая.
Убрать set_output_delay совсем не пробовали ?
в set_output delay и есть смысл что бы понять как фронт клока смещен относительно данных на выходе. без него это только задержка внутри логики между регистрами, например в 8 разрядном счетчике. там всегда все гуд будет в отличие от выхода который не использует ODDR регистры
-
Опубликовано · Изменено пользователем user_fpga · Пожаловаться
а как тогда ODDR законстрейнить? (синхронизация по переднему фронту). как не пытался но вивадо по обеим фронтам считает
-
01.12.2021 в 11:26, ovn сказал:
Скопировал в проект библиотечные файлы Vitis Vision Library. Разобрался в библиотеке. Всё получилось.
Друг, подскажи пожалуйста как ты добавил библиотеки vision в vitis hls?
Папку с гит хаба скачал, как сделать чтобы #include "........" был виден когда я его пишу в .cpp файле?
-
Опубликовано · Изменено пользователем user_fpga · Пожаловаться
1 час назад, fguy сказал:фишка работает в хлс,
с хлс не знаком, но вроде как это все равно же разработка pl части, получается я и в veriloge могу присвоить любые значения и берсту и длине пакета и отрезать эти входы от цинка, но толку то не будет, мастер(цинк) делает свое дело и делает это как lite режим.
-
вопрос собственно в том как с цинка достучатся до порта AWLEN[7:0] в кастомном ip ядре axi4 full?
С функцией xil_out32 axi4 full работает как axi4 lite. Каждая транзакция заканчивается одним пакетом. WLAST сразу в единицу поднимает и не опускает.
И вообще есть ли способ как увидеть в vitis где все эти функции которыми возможно управлять протоколом AXI чтобы можно было грубо говоря чуть переделать протокол axi не нарушая его стандарт?
То есть подать один раз адрес с настройками пакета, и пачку данных подряд.
-
8 часов назад, Alex77 сказал:
при том делать это надо когда упаковывается корка.
попробовал, пока самый лучший вариант.
-
1 час назад, fguy сказал:
метод решения уйти на 2021.1
вы на какой версии работаете? на 2021.1 этой проблемы нету? все как надо в этом вопросе работает? ссылки я ранее видел, собственно от туда и изменял makefile, то что не нравится так это то что несколько makefile- ов приходилось изменять, это и в платформе и в апликейшене, даже в папке zynq_fsbl.
-
1 час назад, user_fpga сказал:
упакованное IP ядро AXI
кстати если axi master то платформа собирается а вот slave нет.
-
Кратко:
есть блок дизайн из цинк 7020, системресет, смартконект, и кастомное IP ядро.
упакованное IP ядро AXI, тупо пустое ядро, делал и лайт и фул, по умолчанию стоит в свойствах библиотека ксилдефоулт, галочки есть на синтезе, симуляции и имплементации.
без своего упакованного IP vitis все собирает, со своим RTL тоже собирает, но с упакованным IP нет.
видел вариант в гугле с изменением строк в Makfile, кое как делал, работало, но прям напрягает этот метод, один раз его делал, как то это все через жопу, и мне это не нравится.
кто нибудь сталкивался с подобными проблемами? как можно это решить?
Требуется внести правки в прошивку промышленного принтера
в Предлагаю работу
Опубликовано · Пожаловаться
печатные головы HP? цветные или черно белые?