[VladimirB 1]

1 фильтр Slice 3337(22%)/79.847MHz

2 фильтра Slice 6677(45%)/74.063MHzMHz

3 фильтра Slice 10004(67%)/59.748MHzMHz

4 фильтра Slice 13331(90%)/63.464MHzMHz

 

Да для 90нм 3-го спартана примерно так и получается для 4-х фильтров и XC3SD1800A-4 скрин в приложении.

Правда без TIGов, поэтому и результат хуже.

 

А 45нм Spartan-6 мне так и не удалось раскочегарить, что ни делал - ISE упорно вставляет DSP слайсы и сам на них ругается (для одного фильтра тайминги на выходе незарегистренных DSPслайсов плохо сходятся, а для четырёх - синтезатор вставляет DSP48 больше чем есть в Спартане и MAP завершается с сообщением о превышении числа DSP48) - видимо версия ISE не та.

 

А Циклон 3 помнится 65нм + интерконнект получше + Кактус получше.

 

[Postoroniy_V 0]

.....

А 45нм Spartan-6 мне так и не удалось раскочегарить, что ни делал - ISE упорно вставляет DSP слайсы и сам на них ругается (для одного фильтра тайминги на выходе незарегистренных DSPслайсов плохо сходятся, а для четырёх - синтезатор вставляет DSP48 больше чем есть в Спартане и MAP завершается с сообщением о превышении числа DSP48) - видимо версия ISE не та.

....

Spartan-6 25 тоже не выходит каменный цветок. версия исе13.4.

но уменя MAP вылетает с жалобами на "..The number of logical carry chain blocks exceeds the capacity for the target device. "

а вы чем синтезировали? я симплифаем.

+up. пробовал xst, тот же результат.

[des00 25]

А 45нм Spartan-6 мне так и не удалось раскочегарить, что ни делал - ISE упорно вставляет DSP слайсы и сам на них ругается (для одного фильтра тайминги на выходе незарегистренных DSPслайсов плохо сходятся, а для четырёх - синтезатор вставляет DSP48 больше чем есть в Спартане и MAP завершается с сообщением о превышении числа DSP48) - видимо версия ISE не та.

хммм, в ква можно было бы lpm_mult влепить и поставить синтез на логике, а в исе, если мне память не изменяет надо делать каждый умножитель в отдельности. попробую на досуге.

 

А Циклон 3 помнится 65нм + интерконнект получше + Кактус получше.

то что сыклон 3 быстрее спорить глупо, интересна именно деградация тактовой при заполненных чипах.

 

[Timmy 1]

Spartan-6 25 тоже не выходит каменный цветок. версия исе13.4.

но уменя MAP вылетает с жалобами на "..The number of logical carry chain blocks exceeds the capacity for the target device. "

а вы чем синтезировали? я симплифаем.

+up. пробовал xst, тот же результат.

Не удивительно. В S6 каждый слайс содержит 4 шестивходовых лута, а сложить может только 2 бита, так как carry chain есть только в половине лутов. Достаточное для пяти каналов число сумматоров имеет только LX75(11662*2), да и в него может не влезть.

[VladimirB 1]

хммм, в ква можно было бы lpm_mult влепить и поставить синтез на логике, а в исе, если мне память не изменяет надо делать каждый умножитель в отдельности. попробую на досуге.

то что сыклон 3 быстрее спорить глупо, интересна именно деградация тактовой при заполненных чипах.

 

Дык умножителей там много - не помню, вроде порядка 60 штук на фильтр, а XST упорно вставляет 12 DSP48 слайсов на 1 фильтр (для чего я так и неразобрался).

Если ему разрешить вместо умножителей DSP48 ставить - то он и 1 фильтр не хочет для 6-го Спартана парить.

А деградация для третьего спартана 10-15% - это очень хорошо, я думал будет хуже.

[dvladim 0]

Spartan 3e - это 90 нм, архитектура классическая LUT4+FF 8 элементов в CLB.

Cyclone II - 90 нм таже самая архитектура LUT4+FF, но кластер больше - 16 LE в LAB.

Интересно было бы их сравнить. Различия в основном архитектурные и интерконнект.

[RobFPGA 27]

Приветствую!

 

Увы синтез в XST всегда в отстающих. Сравниваю с Synplify начиная с 5 версии ISE. Причем если в последних

версиях результаты по частоте еще как-то подтянулись (и то не всегда) то размер всегда больше % на 10-20.

 

Запихнул 5 фильтров в Spartan3-1500 -4

Вариант Synplify 2011 - ISE 13.4 LUT - 84 % тайминг после PAR 12ns ~83 MHz при прогнозе Synplify ~104 MHz (время MAP и PAR ~5 мин)

Вариант XST 13.4 - ISE 13.4 LUT - 96 % тайминг после PAR 16ns ~60 MHz при прогнозе XST ~100 MHz (MAP и PAR ~25 минут)

 

Запихнул 5 фильтров в Spartan6-slx150 -3

Вариант Synplify 2011 - ISE 13.4 LUT - 37 % тайминг после PAR 10ns ~100 MHz при прогнозе Synplify ~160 MHz (время MAP и PAR >20 мин)

Вариант XST 13.4 - ISE 13.4 LUT - 55 % тайминг после PAR 12ns ~80 MHz при прогнозе XST ~150 MHz (MAP и PAR ~50 минут) !!!

 

В Spartan6 carry chain есть только в половине LUT отсюда и такое заполнение - в меньшие чипы не лезет поскольку нет цепей переноса

Время сборки и времянка для Spartan6 огорчает - но это без всяких плясок - можно было подобрать начальный seed для MAP/PAR но было уже поздно.

 

По опыту знаю то подбирая constarins для MAP/PAR можно всегда уложить проект % на 10 меньше по частоте чем говорит Synplify.

 

Я думаю что основной проблемой и в тоже время преимуществом для Xilinx является однородна структура кристалла.

Отсюда и появляется жуткая неоднозначность при большом заполнении кристалла - так как MAP и PAR по сути рандомный начальный расклад

с последующей попыткой оптимизации. При равномерной структуре алгоритму предоставляется слишком большая свобода часто заводящая оный в тупик.

Очень часто на тяжелых (по времянке и заполнению) проектах достаточно слегка ограничить вольности задав разбиение на блоки и зафиксировав положение для ряда ключевых узлов и время MAP/PAR уменьшается на пару порядков! Не зря Xilinx сейчас так активно двигает PlanAhead

 

В Altera структура кристалла изначальна поделена на крупные блоки что значительно уменьшает число вариантов при MAP/PAR.

 

Удачи! Rob.

 

 

[Builder 1]

Я думаю что основной проблемой и в тоже время преимуществом для Xilinx является однородна структура кристалла.

Отсюда и появляется жуткая неоднозначность при большом заполнении кристалла - так как MAP и PAR по сути рандомный начальный расклад

с последующей попыткой оптимизации. При равномерной структуре алгоритму предоставляется слишком большая свобода часто заводящая оный в тупик.

Очень часто на тяжелых (по времянке и заполнению) проектах достаточно слегка ограничить вольности задав разбиение на блоки и зафиксировав положение для ряда ключевых узлов и время MAP/PAR уменьшается на пару порядков! Не зря Xilinx сейчас так активно двигает PlanAhead

 

В Altera структура кристалла изначальна поделена на крупные блоки что значительно уменьшает число вариантов при MAP/PAR.

Не думаю что то всё так как Вы сказали. Не вижу принципиальных проблем сделать те-же разбиения виртуально при синтезе.

В конце концов альтере тоже нужно синтех делать с учётом архитектуры, а никто не отменял синтех в заданном базисе, и этот базис может быть как реальным так виртуальным.

Скорее всего просто Хилые отстают в крутизне реализации самих алгоритмов под свои чипы. Возможно Альтера разработку чипа и алгоритмов синтеза делает более комллексно, а хилые по принципу - сделаем чип, а синтез как нибудь "под чип подкрутим".

 

 

[RobFPGA 27]

Приветствую!

 

Не думаю что то всё так как Вы сказали. Не вижу принципиальных проблем сделать те-же разбиения виртуально при синтезе.

 

Ну Xilinx так и делает - но чтобы возмущенные юзеры не ворчали что им не дают рулить процессом это разбиение на них же и возлагается :).

 

Я давно, в одном проекте, потратил неделю на эксперименты с различными опциями при MAP/PAR. Причем синтез был сделан один раз и не менялся в процессе экспериментов.

Чип был VirtexE-3200 - обработка данных SAR радара забит LUT-98%. RAM-100%, 80% обработки работало на 150 MHz. В начале - как говорится в лоб - время MAP/PAR - 2 Суток!!!! Поиск удачного начального seed - время MAP/PAR уменьшилось на до 8-10 часов. А как только задал AREA_GROUP для ряда крупных функциональных блоков и зафиксировал их положение на кристалле то время MAP/PAR стало меньше 1 часа !!! А какая красивая картинка была в FloorPlanere при этом!

 

С тех пор методика разбиения проекта на AREA_GROUP оправдывала себя много раз. Для простых же проектов - не критичных по частоте и заполнению это особенно и не нужно.

 

Успехов! Rob.

[BlackOps 0]

Приветствую!

 

 

 

Ну Xilinx так и делает - но чтобы возмущенные юзеры не ворчали что им не дают рулить процессом это разбиение на них же и возлагается :).

 

Я давно, в одном проекте, потратил неделю на эксперименты с различными опциями при MAP/PAR. Причем синтез был сделан один раз и не менялся в процессе экспериментов.

Чип был VirtexE-3200 - обработка данных SAR радара забит LUT-98%. RAM-100%, 80% обработки работало на 150 MHz. В начале - как говорится в лоб - время MAP/PAR - 2 Суток!!!! Поиск удачного начального seed - время MAP/PAR уменьшилось на до 8-10 часов. А как только задал AREA_GROUP для ряда крупных функциональных блоков и зафиксировал их положение на кристалле то время MAP/PAR стало меньше 1 часа !!! А какая красивая картинка была в FloorPlanere при этом!

 

С тех пор методика разбиения проекта на AREA_GROUP оправдывала себя много раз. Для простых же проектов - не критичных по частоте и заполнению это особенно и не нужно.

 

Успехов! Rob.

какой версией ISE делался данный эксперимент?

[des00 25]

Запихнул 5 фильтров в Spartan3-1500 -4

Вариант Synplify 2011 - ISE 13.4 LUT - 84 % тайминг после PAR 12ns ~83 MHz при прогнозе Synplify ~104 MHz (время MAP и PAR ~5 мин)

Вариант XST 13.4 - ISE 13.4 LUT - 96 % тайминг после PAR 16ns ~60 MHz при прогнозе XST ~100 MHz (MAP и PAR ~25 минут)

 

Запихнул 5 фильтров в Spartan6-slx150 -3

Вариант Synplify 2011 - ISE 13.4 LUT - 37 % тайминг после PAR 10ns ~100 MHz при прогнозе Synplify ~160 MHz (время MAP и PAR >20 мин)

Вариант XST 13.4 - ISE 13.4 LUT - 55 % тайминг после PAR 12ns ~80 MHz при прогнозе XST ~150 MHz (MAP и PAR ~50 минут) !!!

Спасибо большое, можно еще для корректности собрать систему с 1 фильтром, для этих же чипов? Что бы иметь базу, от которой надо плясать.

 

ЗЫ. Время сборки впечатляет %)

[RobFPGA 27]

Приветствую!

 

какой версией ISE делался данный эксперимент?

 

Если не ошибаюсь то 7я вроде. Давно это было.

 

Успехов! Rob.