Перейти к содержанию
    

Ядро PCI Target на VHDL (xilinx)

Может кто поковыряется в коде да посоветует че нибудь. Вроде все требования стандарта выполнил. Как только отключаю сигналы DEVSEL# и TRDY# - начинает грузиться. Хотя управляю ими имхо правильно. Код могу намылить, а могу и пристегнуть на форум - по желанию трудящихся.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Ядро - самопал. Должно поддерживать пространство ИО и МЕМОРИ. Прием данных от pci, кое-какая обработка и обратно в pci

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Может кто поковыряется в коде да посоветует че нибудь. Вроде все требования стандарта выполнил. Как только отключаю сигналы DEVSEL# и TRDY# - начинает грузиться. Хотя управляю ими имхо правильно. Код могу намылить, а могу и пристегнуть на форум - по желанию трудящихся.

 

Могу посоветовать взять ChipScope Pro и посмотреть, на какой транзакции (при каких сигналах) просиходит зависание. Хотя Вы и предполагаете правильность управления, но материнская плата может думать иначе. Поэтому самый реальный путь к избавлению от зависаний - точное установление их причины в форме временной диаграммы.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Может для начала покрутить какой нибудь testbenchик ну хоть от PLDA. Когда то давно он мне сильно жизнь облегчил.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Может для начала покрутить какой нибудь testbenchик ну хоть от PLDA. Когда то давно он мне сильно жизнь облегчил.

В том то и дело что нет заведомо правильного testbench. А от ксилинксовской корки можно как нибудь tb прикрутить?

 

 

Времена предустановки и удержания сигналов относительно клока соблюдены?

На выходных еще раз проверю...

 

Я тут с ответами запутался - не обращайте внимания...

Изменено пользователем Санчо

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Может кто поковыряется в коде да посоветует че нибудь. Вроде все требования стандарта выполнил. Как только отключаю сигналы DEVSEL# и TRDY# - начинает грузиться. Хотя управляю ими имхо правильно. Код могу намылить, а могу и пристегнуть на форум - по желанию трудящихся.

 

Могу посоветовать взять ChipScope Pro и посмотреть, на какой транзакции (при каких сигналах) просиходит зависание. Хотя Вы и предполагаете правильность управления, но материнская плата может думать иначе. Поэтому самый реальный путь к избавлению от зависаний - точное установление их причины в форме временной диаграммы.

Вот нашел в форуме и хочу уточнить:

упоминается какая-то программа:"модель от синопсиса для моделирования pci-шины, для генерации тестовых последовательностей и т.д."

Вы пишете:"Переложил в /pub/Modeling/Synopsys PCI-X SmartModel v2 ".

Можно поподробнее - где это взять?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Вот нашел в форуме и хочу уточнить:

упоминается какая-то программа:"модель от синопсиса для моделирования pci-шины, для генерации тестовых последовательностей и т.д."

Вы пишете:"Переложил в /pub/Modeling/Synopsys PCI-X SmartModel v2 ".

Можно поподробнее - где это взять?

 

Есть на местном ФТП, но у Вас пока нет туда доступа. Так что ищите другие пути...

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...