[kot_bazil 0]

Решил побаловаться (промеделировать, синтезировать) с openrisk 1200 в свободное от работы время.

Скачал описание wichbone- но что-то совсем не понятно. Может есть у кого простенький тестбенч для него?

[Postoroniy_V 0]

Решил побаловаться (промеделировать, синтезировать) с openrisk 1200 в свободное от работы время.

Скачал описание wichbone- но что-то совсем не понятно. Может есть у кого простенький тестбенч для него?

wishbone :) и что же не понятно? что конкретно? описание достатоно хорошее

простенький тестбенч есть там же на опенкорес

[kot_bazil 0]

Решил побаловаться (промеделировать, синтезировать) с openrisk 1200 в свободное от работы время.

Скачал описание wichbone- но что-то совсем не понятно. Может есть у кого простенький тестбенч для него?

wishbone :) и что же не понятно? что конкретно? описание достатоно хорошее

простенький тестбенч есть там же на опенкорес

 

 

в качестве тестбенча на опенкорес только ORPsoc, что на данный момент еще не понятнее.

Конкретнее вопросы следующие. Если я правильно понял то в wishbone отдельно адресная шина, отдельно шина данных, причем у мастера adr_out, у слейва adr_in, всвязи с этим вопрос

1) в чем назначение у or1200_top двух интерфейсов data wishbone interface и instruction wishbone interface ?

2) не понял назначение сигнала SEL_O() у wichbone

3) не понял назначение сигнала clmode у or1200_top

4) правильно ли я понял, что iwb_clk_i и dwb_clk_i - тактовые сигналы шины, а clk_i - тактовый сигнал cpu? Должна ли быть между ними взоимосвязь (например период клока cpu должен быть кратен периуду клока шины?

[Postoroniy_V 0]

Решил побаловаться (промеделировать, синтезировать) с openrisk 1200 в свободное от работы время.

Скачал описание wichbone- но что-то совсем не понятно. Может есть у кого простенький тестбенч для него?

wishbone :) и что же не понятно? что конкретно? описание достатоно хорошее

простенький тестбенч есть там же на опенкорес

 

 

в качестве тестбенча на опенкорес только ORPsoc, что на данный момент еще не понятнее.

Конкретнее вопросы следующие. Если я правильно понял то в wishbone отдельно адресная шина, отдельно шина данных, причем у мастера adr_out, у слейва adr_in, всвязи с этим вопрос

1) в чем назначение у or1200_top двух интерфейсов data wishbone interface и instruction wishbone interface ?

2) не понял назначение сигнала SEL_O() у wichbone

3) не понял назначение сигнала clmode у or1200_top

4) правильно ли я понял, что iwb_clk_i и dwb_clk_i - тактовые сигналы шины, а clk_i - тактовый сигнал cpu? Должна ли быть между ними взоимосвязь (например период клока cpu должен быть кратен периуду клока шины?

1) х.з. Читайте доки на проц( instruction bus для передачи инструкций процу, другая для общения с периферией видимо)

2) Sel_O = выбирает байты на шине данных - шина 32 разрядная(актульно при записи куда либо)

3) см п. 1

4) возможно, но см п.1.

кратна должна быть, но не обязана см п.1

 

про wishbone только 1 вопрос :)

[pyadvychuk 0]

Решил побаловаться (промеделировать, синтезировать) с openrisk 1200 в свободное от работы время.

Скачал описание wichbone- но что-то совсем не понятно. Может есть у кого простенький тестбенч для него?

 

а там есть step-by-step руководство как его запускать..

начиная от получения исходников из CVS и кончая архитектурным симулятором (кажися).

 

читал ее кадата - все четко описано..

типа:

в том-то файле удалите то-то

в том-то то-то

в ином добавьте

и т.д.

 

пробовал - все получается

[kot_bazil 0]

может я такой тормоз :(

собрал простенький тестбенч, на два шины wishbone повесил память.

в память где инструкции с 0x100 записал код nop (0x1500 0000). После ресета начинает нормально читать с адресса 0x100, потом 0x104 ... а затем почему-то 0x10c, минуя 0x108 и далее с шагом 0x8 ,а не 0x4. Пробовал различные соотношения клоков wb и risc, пробовал отключить кеши, MMU - одна хрень

Изменено 18 октября, 2006 пользователем kot_bazil

[kot_bazil 0]

все последняя проблема решилась