[DukeXar 0]

Имеется Altera Cyclone EP1C6Q240C8. Пытаемся впихнуть в него NIOS II/s 5.0. В SOPC Builder ставим тактовую частоту 100 MHz. Включен аппаратный умножитель на логических элементах. По заверениям SOPC Builder производительность ядра будет до 58 DMIPS (он считает в зависимости от указанной частоты и чипа, судя по скриптам). SDRAM контроллер со стандартными настройками. CAS latency = 3.

 

Какие же получаем результаты при сборке?

Собирал со включенными опциями: Optimization: speed, Perform gate-level register retiming, Allow register to trade off tsu/tco with Fmax, Optimize hold timing (I/O paths), Standard fitter effort, Perform physical synthesis (все галки, effort: normal).

 

При задании Default Requered Fmax = 75MHz (не забудьте, в SOPC Builder указано 100), PLL настроена на частоту также 75МГц, все синтезируется нормально, после прошивки и тестировании Dhrystone 2.1 получаем 15.818 DMIPS.

При указании в качестве тактовых частот 50 МГц (Fmax, PLL out, SOPC Builder) получаем производительность в 11 DMIPS (CAS=3) или 12 DMIPS (CAS=2).

Пробуем дальше: устанавливаем PLL=75MHz, SOPC Builder=100MHz, Fmax=75MHz - получаем 21.126 DMIPS (CAS=3).

Ставим PLL=100MHz, Fmax=100MHz, SOPC Builder=100MHz - получаем Timing requirements were not met

Clock Setup: 'system_pll:inst4|altpll:altpll_component|_clk0' -1.590 ns 100.00 MHz ( period = 10.000 ns ) 86.28 MHz ( period = 11.590 ns ) TrexC1:inst|cpu:the_cpu|M_alu_result[24]~1083 TrexC1:inst|cpu:the_cpu|d_readdata_d1[24] system_pll:inst4|altpll:altpll_component|_clk0 system_pll:inst4|altpll:altpll_component|_clk0 2220

 

Теперь вопрос: на что влияет параметр частоты в SOPC Builder и какой производительности можно все-таки достичь на циклоне с speed grade 8?

[Postoroniy_V 0]

Имеется Altera Cyclone EP1C6Q240C8. Пытаемся впихнуть в него NIOS II/s 5.0. В SOPC Builder ставим тактовую частоту 100 MHz. Включен аппаратный умножитель на логических элементах. По заверениям SOPC Builder производительность ядра будет до 58 DMIPS (он считает в зависимости от указанной частоты и чипа, судя по скриптам). SDRAM контроллер со стандартными настройками. CAS latency = 3.

 

Какие же получаем результаты при сборке?

Собирал со включенными опциями: Optimization: speed, Perform gate-level register retiming, Allow register to trade off tsu/tco with Fmax, Optimize hold timing (I/O paths), Standard fitter effort, Perform physical synthesis (все галки, effort: normal).

 

При задании Default Requered Fmax = 75MHz (не забудьте, в SOPC Builder указано 100), PLL настроена на частоту также 75МГц, все синтезируется нормально, после прошивки и тестировании Dhrystone 2.1 получаем 15.818 DMIPS.

При указании в качестве тактовых частот 50 МГц (Fmax, PLL out, SOPC Builder) получаем производительность в 11 DMIPS (CAS=3) или 12 DMIPS (CAS=2).

Пробуем дальше: устанавливаем PLL=75MHz, SOPC Builder=100MHz, Fmax=75MHz - получаем 21.126 DMIPS (CAS=3).

Ставим PLL=100MHz, Fmax=100MHz, SOPC Builder=100MHz - получаем Timing requirements were not met

Clock Setup: 'system_pll:inst4|altpll:altpll_component|_clk0' -1.590 ns 100.00 MHz ( period = 10.000 ns ) 86.28 MHz ( period = 11.590 ns ) TrexC1:inst|cpu:the_cpu|M_alu_result[24]~1083 TrexC1:inst|cpu:the_cpu|d_readdata_d1[24] system_pll:inst4|altpll:altpll_component|_clk0 system_pll:inst4|altpll:altpll_component|_clk0 2220

 

Теперь вопрос: на что влияет параметр частоты в SOPC Builder и какой производительности можно все-таки достичь на циклоне с speed grade 8?

1)параметр частоты в SOPC Builder влияет на всякие уарты. spi и тд. тоесть исходя из него рассчитываются делители для переферии ну и ясное дело влияет на константу "для софта"

#define ALT_CPU_FREQ 75000000

2) рекомендую поставить ниос с кэшем - значительно повысите производительность

3) ну или ищете ответ на ниос форум

Изменено 8 августа, 2006 пользователем Postoroniy_V