_sda 0 5 октября, 2017 Опубликовано 5 октября, 2017 · Жалоба Всем доброго времени суток. Какое значение частоты device clock для приёмника (корка jesd204B в FPGA) нужно выбрать? Для АЦП значение равно Fs, а для FPGA? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Tausinov 0 5 октября, 2017 Опубликовано 5 октября, 2017 (изменено) · Жалоба Если речь идет о корке Xilinx, то у них довольно понятно все расписано в даташите. https://www.xilinx.com/support/documentatio...066-jesd204.pdf - раздел Clocking Если вкратце, то там не один, а два клока, второго при определенных условиях может не быть, но схема с двумя более гибкая и рекомендуется в даташите. Клок ядра равен 1/40 от пропускной способности лейнов. Изменено 5 октября, 2017 пользователем Tausinov Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
warrior-2001 0 5 октября, 2017 Опубликовано 5 октября, 2017 · Жалоба Ну кратно Fs. Я когда пробовал - долго курил корку Интеловскую. Как вкурил - стало все понятно! Какое семейство? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_sda 0 5 октября, 2017 Опубликовано 5 октября, 2017 · Жалоба Если речь идет о корке Xilinx, то у них довольно понятно все расписано в даташите. https://www.xilinx.com/support/documentatio...066-jesd204.pdf - раздел Clocking Если вкратце, то там не один, а два клока, второго при определенных условиях может не быть, но схема с двумя более гибкая и рекомендуется в даташите. Клок ядра равен 1/40 от пропускной способности лейнов. Спасибо! Доку Xilinx не читал, завтра гляну. Ну кратно Fs. Я когда пробовал - долго курил корку Интеловскую. Как вкурил - стало все понятно! Какое семейство? Вот и я курю уже не первый раз , правда с каждым разом непоняток становится всё меньше. Семейство планирую Аррия-5. А куда же подключать device clock? В корке только опора для PLL подаётся вроде... Если использовать в качестве опоры то вроде не так и важно значение частоты. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_sda 0 9 октября, 2017 Опубликовано 9 октября, 2017 · Жалоба По ходу ещё один вопрос. Для синхронизации всего этого думаю использовать HMC7044. Никак не могу вкурить как программировать sysref timer. Вот цитата из DS: Timer[11:0], a 12-bit setting from the SPI. It sequences the enable, reset, and startup, and disables the downstream dividers in the event of SYNC or pulse generator requests. Program the SYSREF timer count to a submultiple of the lowest output frequency in the clock network, and not faster than 4 MHz. To synchronize divider channels, it is recommended, though not required, that the SYSREF Timer[11:0] bits be set to a related frequency that is either a factor or multiple of other frequencies on the IC. Смущает ограничение <4MHz, я так полагаю это частота sysref. У меня же по расчётам частота sysref равна 100МГц. Во вложении простенький калькулятор параметров с моими исходными(у файла изменить расширение на .xls). Т.е. мой sysref будет иметь частоту Link clock. Кстати это нормально? calc_adc.txt Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_sda 0 9 октября, 2017 Опубликовано 9 октября, 2017 · Жалоба По версии Texas Instruments sysref_max = Fs / LCM(64,20 × K) = 1600 / 320 = 5 МГц. По версии Intel sysref_min = LLR / (10*F*K) = 4000 / (10*1*32) = 12.5 МГц. И как же опираясь на эти противоречащие друг другу утверждения правильно выполнить расчёт? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Lmx2315 5 9 октября, 2017 Опубликовано 9 октября, 2017 · Жалоба Я читаю описание на LMK04828 (JESD204B Compliant), там говорят что постоянная частота сигнала SYSREF нежелательна и что, в JEDEC JESD204B specification сказано мол надо выдавать на этот сигнал 1..8 импульсов по каждому SYNC pin event or SPI programming и всё. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_sda 0 9 октября, 2017 Опубликовано 9 октября, 2017 · Жалоба Я читаю описание на LMK04828 (JESD204B Compliant), там говорят что постоянная частота сигнала SYSREF нежелательна и что, в JEDEC JESD204B specification сказано мол надо выдавать на этот сигнал 1..8 импульсов по каждому SYNC pin event or SPI programming и всё. Спасибо, это я знаю. У них это называется gapped mode. По структуре между sysref timer и выходом сигнала стоит делитель частоты, ему ведь нужно прописать какой то коэффициент деления... Да и что писать в sysref timer тоже пока не ясно. Почитаю ещё о LMK04828. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
warrior-2001 0 3 августа, 2021 Опубликовано 3 августа, 2021 · Жалоба 09.10.2017 в 10:11, _sda сказал: Для синхронизации всего этого думаю использовать HMC7044 Добрый день! Удалось на практике применить HMC7044? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_sda 0 3 августа, 2021 Опубликовано 3 августа, 2021 · Жалоба 31 минуту назад, warrior-2001 сказал: Добрый день! Удалось на практике применить HMC7044? Здравствуйте! Увы, до этого интерфейса так руки и не дошли. Возможно в следующем году заказчик созреет на модернизацию существующего изделия. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться