[Reffum2 0]

В описании модуля IP Xilinx AXI Ethernet описано, как данных приходят в модуль по одному из PHY интерфейсов (GMII/SGMII/RGMII) и как они передаются от модуля через AXI STREAM Contol и AXI STREAM DATA интерфейсы. У меня возник вопрос, в какой именно момент после начала приема данных от PHY модуль начинает передавать данные по AXI STREAM? Только после принятия всего Ethernet-кадра целиком, или раньше?

Спасибо.

[makc 192]

Поскольку MAC проверяет контрольную сумму принятого пакета, то раньше чем он примет весь пакет с КС переправить дальше он не может. Т.е. только после принятия кадра целиком.

[RobFPGA 27]

Приветствую!

 

Поскольку MAC проверяет контрольную сумму принятого пакета, то раньше чем он примет весь пакет с КС переправить дальше он не может. Т.е. только после принятия кадра целиком.

Нет - сам MAC выдает данные сразу (с небольшой задержкой ) а контрольную сумму (FCS) проверяет на лету и если не сходится то сигнализирует об этом в конце пакета.

Если же ТС имеет ввиду корку AXI 1G/2.5G Ethernet Subsystem то там внутри после MAC стоит еще модуль address logic, TCP/UDP CRC offload и пакетное FIFO (AXI Ethernet Buffer на картинке). Вот поэтому выдача наружу начинается после приема полного пакета.

 

Успехов! Rob.

[makc 192]

Я вижу в документации такие фразы:

Frame Reception

Frame Reception with Errors

An unsuccessful frame reception (for example, a fragment frame or a frame with an incorrect FCS) is dropped and not passed to the system. A Receive Reject interrupt is activated (see Interrupt Status Register bit 3 in Table 2-31).

 

Т.е. прямо указано, что кадры с неправильными FCS отбрасываются.

 

Адресная логика тут не при чем, т.к. она может начать работать после первых байт принятого пакета.

[RobFPGA 27]

...

Т.е. прямо указано, что кадры с неправильными FCS отбрасываются.

..

Адресная логика тут не при чем, т.к. она может начать работать после первых байт принятого пакета.

Так я с этим и не спорю - просто уточняю что корка Tri-Mode Ethernet MAC контроллера входящая как составная часть

модуля AXI 1G/2.5G Ethernet Subsystem обрабатывает принятые пакеты (проверяет длину и FCS) на лету и сигнализирует об этом в конце пакета.

 

Удачи! Rob.