keln 0 25 марта, 2018 Опубликовано 25 марта, 2018 · Жалоба Подскажите, плиз, в чем разница между этими двумя продуктами? Вроде как, I/O Designer позволяет создавать набор УГО для библиотеки а с другой стороны о таком же функционале читаю про I/O Optimizer в любезно выложенном здесь fill-ом материале по обучению. И в краткой аннотации к I/O Designer наблюдаю следующий текст: "Functionality includes FPGA vendor support, symbol and schematic generation and FPGA I/O optimization." П.С. Может кто поделится архивом с лекциями и лабами по IOD аналогичный архиву по IOPT? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
fill 2 25 марта, 2018 Опубликовано 25 марта, 2018 · Жалоба Подскажите, плиз, в чем разница между этими двумя продуктами? Вроде как, I/O Designer позволяет создавать набор УГО для библиотеки а с другой стороны о таком же функционале читаю про I/O Optimizer в любезно выложенном здесь fill-ом материале по обучению. И в краткой аннотации к I/O Designer наблюдаю следующий текст: "Functionality includes FPGA vendor support, symbol and schematic generation and FPGA I/O optimization." П.С. Может кто поделится архивом с лекциями и лабами по IOD аналогичный архиву по IOPT? Ориентируйтесь на I/O Optimizer -это более новый продукт, который далее будет заменять IOD. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
keln 0 23 июля, 2018 Опубликовано 23 июля, 2018 · Жалоба Создал при помощи I/O Optimizer компонент FPGA, появилось несколько вопросов: 1. Наискось на символах в DxDesigner присутствует текст "FPGA" крупными серыми буква - как убрать эту надпись? 2. Вокруг символа опять же в DxDesigner присутствует некая область в некую мелкую сетку(визуально), в которой я не могу подсоединять вывод символа к цепи. Т.е. мне надо подцепиться к выводу символа инструментом Net(n), которым цепи создают, и вести цепь от пина за пределы этой области, там уже подсоединять. Как решить данную проблему, область эту как-то можно убрать? 3. Если мне не нравится - как раскидывает Оптимайзер пины по символам и я хочу часть пинов из одного символа перекинуть в другой - придется разбирать part, перекидывать пины руками из одного символа в другой и упаковывать в part по-новой? При этом, похоже, и руками не размещенные выводы в слоты прописывать или создавать придется part новый, чтобы там при импорте символов сразу нужные слоты автоматом заполнялись? Как-то попроще можно данную проблему решить? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Frederic 0 24 июля, 2018 Опубликовано 24 июля, 2018 · Жалоба Создал при помощи I/O Optimizer компонент FPGA, появилось несколько вопросов: 1. Наискось на символах в DxDesigner присутствует текст "FPGA" крупными серыми буква - как убрать эту надпись? предполагаю, что эта фишка показывает, что используется символ сгенерированный IOO 2. Вокруг символа опять же в DxDesigner присутствует некая область в некую мелкую сетку(визуально), в которой я не могу подсоединять вывод символа к цепи. Т.е. мне надо подцепиться к выводу символа инструментом Net(n), которым цепи создают, и вести цепь от пина за пределы этой области, там уже подсоединять. Как решить данную проблему, область эту как-то можно убрать? The FPGA connectivity reserved area surrounding an FPGA symbol does not allow connections to the FPGA from outside the area unless you draw a net to it. Note: The tool does not allow you to connect to a pin or a net stub by abutment within the reserved area. 3. Если мне не нравится - как раскидывает Оптимайзер пины по символам и я хочу часть пинов из одного символа перекинуть в другой - придется разбирать part, перекидывать пины руками из одного символа в другой и упаковывать в part по-новой? При этом, похоже, и руками не размещенные выводы в слоты прописывать или создавать придется part новый, чтобы там при импорте символов сразу нужные слоты автоматом заполнялись? Как-то попроще можно данную проблему решить? предлагаю работать через функциональный символ, если это не устроит то создать в ЦБ "part новый" под раскладку IOO :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
fill 2 24 июля, 2018 Опубликовано 24 июля, 2018 · Жалоба 2. Вокруг символа опять же в DxDesigner присутствует некая область в некую мелкую сетку(визуально), в которой я не могу подсоединять вывод символа к цепи. Т.е. мне надо подцепиться к выводу символа инструментом Net(n), которым цепи создают, и вести цепь от пина за пределы этой области, там уже подсоединять. Как решить данную проблему, область эту как-то можно убрать? Это область безопасности ("защита от дурака"), чтобы пользователь не соединял цепи FPGA напрямую. Достаточно иметь на схеме два отрезка цепи с одинаковым названием и нет необходимости их соединять графически. Задайте себе вопрос, что будет делать софт при перестановке соединений FPGA, в случае если цепи на схеме прорисованы полностью, а не отрезками. В случае отрезков достаточно изменить имя цепи на новое, а в случае полной прорисовки цепи, что перерисовывать соединения в области подключения к символам FPGA? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
keln 0 24 июля, 2018 Опубликовано 24 июля, 2018 (изменено) · Жалоба предполагаю, что эта фишка показывает, что используется символ сгенерированный IOO Эта фишка у меня пропала, когда я затер слово FPGA другим словом в атрибутах FractureNumber и Type в редакторе символов. IOPT, ведь, используется не только для FPGA а еще и для CPLD(они есть у него в базе), но упорно подпихивает везде текст FPGA. предлагаю работать через функциональный символ, если это не устроит то создать в ЦБ "part новый" под раскладку IOO :) Не совсем понял - это как? Что касается настроек I/O Optimizer, то я там все передергал - с самыми лучшими/наиболее приемлемыми он все одно делает один символ с 2-мя пинами, которые по логике должны быть в другом символе. Это область безопасности ("защита от дурака"), чтобы пользователь не соединял цепи FPGA напрямую. Достаточно иметь на схеме два отрезка цепи с одинаковым названием и нет необходимости их соединять графически. Задайте себе вопрос, что будет делать софт при перестановке соединений FPGA, в случае если цепи на схеме прорисованы полностью, а не отрезками. В случае отрезков достаточно изменить имя цепи на новое, а в случае полной прорисовки цепи, что перерисовывать соединения в области подключения к символам FPGA? Я и рисую поименованными одной цепью отрезками с линками на конце. Просто бывает удобно скопировать этот отрезок уже готовый, вставить и тащить к ноге, к которой он цепляется и подсоединяется сам... у всех символов, кроме этих с защитой. Приходится вставлять этот отрезок рядом, за пределами этой зоны а потом от ноги тянуть к нему цепь и соединять таким образом за пределами зоны. Изменено 24 июля, 2018 пользователем keln Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Frederic 0 24 июля, 2018 Опубликовано 24 июля, 2018 · Жалоба Эта фишка у меня пропала, когда я затер слово FPGA другим словом в атрибутах FractureNumber и Type в редакторе символов. IOPT, ведь, используется не только для FPGA а еще и для CPLD(они есть у него в базе), но упорно подпихивает везде текст FPGA. пишет и пишет, меня совсем не напрягает после оптимизации пинов еще добавится в скобочках слово Optimized :) Не совсем понял - это как? Что касается настроек I/O Optimizer, то я там все передергал - с самыми лучшими/наиболее приемлемыми он все одно делает один символ с 2-мя пинами, которые по логике должны быть в другом символе. при генерации символов имеется возможность поставить галку на генерацию функционального символа т.е. один символ со всеми выводами Я и рисую поименованными одной цепью отрезками с линками на конце. Просто бывает удобно скопировать этот отрезок уже готовый, вставить и тащить к ноге, к которой он цепляется и подсоединяется сам... у всех символов, кроме этих с защитой. Приходится вставлять этот отрезок рядом, за пределами этой зоны а потом от ноги тянуть к нему цепь и соединять таким образом за пределами зоны. ни кто не запрещает при установке символа указать Add net & Add Lables вообще не придется рисовать цепи и присваивать имена цепям Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
keln 0 14 ноября, 2018 Опубликовано 14 ноября, 2018 (изменено) · Жалоба Появилась пара вопросов, может,кто подскажет решение. 1. Вешаю землю на неиспользуемые входные ноги high speed трансиверов FPGA(в соотвествии с рекомендацией производителя). IOPT делает импорт, после этого пишет в консоли: "Signal GND is assigned to not assignable pin AD1(и остальные ноги). This assignment will be removed", зажигает желтый фонарь как бы напрашиваясь на апдейт схемы, а после апдейта отрывает эти ноги от земли. Как это обойти? 2. Еще когда экспериментировал с IOPT, создал базу на левый FPGA, которого нет в проекте. Как бы теперь ее удалить а то маячит при старте и выскакивает, когда надо все скопом сохранить/проапдейтить. Изменено 14 ноября, 2018 пользователем keln Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Frederic 0 14 ноября, 2018 Опубликовано 14 ноября, 2018 · Жалоба 4 hours ago, keln said: Появилась пара вопросов, может,кто подскажет решение. 1. Вешаю землю на неиспользуемые входные ноги high speed трансиверов FPGA(в соотвествии с рекомендацией производителя). IOPT делает импорт, после этого пишет в консоли: "Signal GND is assigned to not assignable pin AD1(и остальные ноги). This assignment will be removed", зажигает желтый фонарь как бы напрашиваясь на апдейт схемы, а после апдейта отрывает эти ноги от земли. Как это обойти? 2. Еще когда экспериментировал с IOPT, создал базу на левый FPGA, которого нет в проекте. Как бы теперь ее удалить а то маячит при старте и выскакивает, когда надо все скопом сохранить/проапдейтить. 1.попробуй подключать эти ноги к земле в DxD 2.в окне Project выдели левую ПЛИС и по ПКМ Remove она будет удалена Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
keln 0 15 ноября, 2018 Опубликовано 15 ноября, 2018 (изменено) · Жалоба 1. Я и вешаю их изначально на землю в DxD, потом сажаю на землю в Xpedition, потом запускаю IOPT и он мне начинает сходу ругаться на эти ноги, сидящие на земле. Просит merge data, я делаю merge, IOPT поджигает желтый фонарь, что типа надо сделать апдейт схемы, я делаю, DxD отрывает эти ноги от входов приемников high speed трансиверов FPGA. Причем красные записи в консоли IOPT: "Signal GND is assigned to not assignable pin AD1(и остальные ноги приемников) появляются раньше всего, ну можно сказать, что одновременно с предложением merge. Подозреваю, что IOPT в текущей версии(2.3upd5) просто не знает, что их можно(по рекомендации Xilinx) сажать на землю, если они не используются. Типа "думает", что это входные ноги а не power, иначе бы он эту красноту в консоль о "not assignable pin" не выводил. Или, возможно, базы под UltraScale+ не допилили. Изменено 15 ноября, 2018 пользователем keln Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
fill 2 15 ноября, 2018 Опубликовано 15 ноября, 2018 · Жалоба 6 минут назад, keln сказал: 1. Я и вешаю их изначально на землю в DxD, потом сажаю на землю в Xpedition, потом запускаю IOPT и он мне начинает сходу ругаться на эти ноги, сидящие на земле. Просит merge data, я делаю merge, IOPT поджигает желтый фонарь, что типа надо сделать апдейт схемы, я делаю, DxD отрывает эти ноги от входов приемников high speed трансиверов FPGA. Причем красные записи в консоли IOPT: "Signal GND is assigned to not assignable pin AD1(и остальные ноги приемников) появляются раньше всего, ну можно сказать, что одновременно с предложением merge. Подозреваю, что IOPT в текущей версии(2.3upd5) просто не знает, что их можно(по рекомендации Xilinx) сажать на землю, если они не используются. Типа "думает", что это входные ноги а не power, иначе бы он эту красноту в консоль о "not assignable pin" не выводил. Или, возможно, базы под UltraScale+ не допилили. Не совсем так. В IOPT защиты правила, согласно которым на пины можно назначать сигналы соответствующего типа. В данном случае идет несоответствие типа сигнала GND, он земля, соответственно его можно назначать на пины земли. Соответственно надо поменять правила или принудительно назначить GND на "не его" пины внутри IOPT. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
keln 0 15 ноября, 2018 Опубликовано 15 ноября, 2018 · Жалоба А как и где это прописать? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
fill 2 15 ноября, 2018 Опубликовано 15 ноября, 2018 · Жалоба 3 часа назад, keln сказал: А как и где это прописать? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Frederic 0 15 ноября, 2018 Опубликовано 15 ноября, 2018 · Жалоба В 15.11.2018 в 14:27, keln сказал: 1. Я и вешаю их изначально на землю в DxD, потом сажаю на землю в Xpedition, потом запускаю IOPT и он мне начинает сходу ругаться на эти ноги, сидящие на земле. Просит merge data, я делаю merge, IOPT поджигает желтый фонарь, что типа надо сделать апдейт схемы, я делаю, DxD отрывает эти ноги от входов приемников high speed трансиверов FPGA. Причем красные записи в консоли IOPT: "Signal GND is assigned to not assignable pin AD1(и остальные ноги приемников) появляются раньше всего, ну можно сказать, что одновременно с предложением merge. Подозреваю, что IOPT в текущей версии(2.3upd5) просто не знает, что их можно(по рекомендации Xilinx) сажать на землю, если они не используются. Типа "думает", что это входные ноги а не power, иначе бы он эту красноту в консоль о "not assignable pin" не выводил. Или, возможно, базы под UltraScale+ не допилили. у меня аналогичная-нетривиальная задача, питания двух неиспользованных банков необходимо посадить на землю (причина ? - чтобы не шумели) на вопрос при открытие IOO на объединения я просто отказываюсь от данной процедуры если сделать объединение по GND то в дальнейшем при перегенерации символов сигнал Vcc_3V3 заменятся на GND (для меня это не кашерно, теряется ясность в понимание сути подключения данных выводов на землю) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
keln 0 16 ноября, 2018 Опубликовано 16 ноября, 2018 · Жалоба В 15.11.2018 в 15:23, fill сказал: У меня help несколько иначе выглядит и указанного вами раздела с видео нет. Наверное, версии IOPT разные. Что касается Setup > Type Compatibility, то я через него прописал соотвествие цепи GND типам пинов MGTRX и IO, не помогает. Во вкладке Pins IOPT прописан тип MGTRX и он там значится всегда, сменить его я не могу. На самой схеме в DxD в PinType ничего не прописано, но прописать я там могу только известные типы, когда создаю символ в менеджере библиотек типа Analog, BI, IN и они все отличаются от типов пинов предлагаемых в Setup > Type Compatibility и там нет MGTRX и IO. . Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться