doom13 0 18 июня, 2018 Опубликовано 18 июня, 2018 · Жалоба Приветствую. Подключаю FMC112 к zcu102 (Vivado 2017.4). Хотел опробовать возможности RX_BITSLICE. Пока пробую собрать всё это при помощи High Speed SelectIO Wizard-a. Проект с данным ядром при компиляции выкидывает ошибку: [Place 30-687] Expected cell hssio_rx_0_inst/inst/top_inst/bs_top_inst/u_rx_bs/RX_BS[39].rx_bitslice_if_bs be placed along with its associated I/O. Please check if the cell is properly connected to any I/O. Please also check to make sure any BITSLICE in native mode has location constraints. Подозрительно то, что bitslice 39 вообще не используется (см. рисунок), но в модуле присутствует такое подключение: .bg0_pin0_nc(1'B0), .bg0_pin6_nc(1'B0), .bg1_pin0_nc(1'B0), .bg1_pin6_nc(1'B0), .bg2_pin0_nc(1'B0), .bg2_pin6_nc(1'B0), .bg3_pin0_nc(bg3_pin0_nc), // тут не могу понять, что это за подключение .bg3_pin6_nc(1'B0), , ещё параметры для ядра как-то странно задаются: .C_DIFF_EN (52'B011111111110 0 011110011001100000000000000000000000000), .C_RX_PIN_EN (52'B001010101010 1 001010001000100000000000000000000000000), .C_RX_BITSLICE_EN (52'B011111111110 0 011110011001100000000000000000000000000), .C_ALL_RX_EN (52'B011111111110 1 011110011001100000000000000000000000000), , на 39 позиции вроде бы должен быть 0, в визарде данный пин не выбран, попробовал их вручную подправить, но результата не дало. Возможно, какие-то ошибки в самом ядре или что-то не так настроено? Может кто сталкивался, в чем тут может быть проблема? Ещё есть вариант отказаться от визарда и попробовать собрать систему вручную из RX_BITSLICE и BITSLICE_CONTROL, но что-то мне это кажется слишком трудоёмким, что посоветуете? Исходники сгенерированного ядра в архиве. Какую еще инфу можете посоветовать, пока основное, что читал: 1) ug571-ultrascale-selectio.pdf 2) ug974-vivado-ultrascale-libraries.pdf 3) xapp1324-design-selectio-component-primitives.pdf 4) xapp1274-native-high-speed-io-interfaces.pdf Спасибо. hssio_rx_0.rar Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Алга 0 19 июня, 2018 Опубликовано 19 июня, 2018 · Жалоба Можно посмотреть еще xapp1330, также на эту тему. xapp1330- Asynchronous Data Capture using HS SelectIO Wizard. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
doom13 0 19 июня, 2018 Опубликовано 19 июня, 2018 · Жалоба Можно посмотреть еще xapp1330, также на эту тему. xapp1330- Asynchronous Data Capture using HS SelectIO Wizard. Этот я смотрел, но он не для моего случая. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Алга 0 19 июня, 2018 Опубликовано 19 июня, 2018 · Жалоба Еще можно просмотреть Подобные темы на Xilinx форуме. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
doom13 0 19 июня, 2018 Опубликовано 19 июня, 2018 · Жалоба Надо ещё доки читать. В Byte Group3 были выключены пины 39 и 40 (на них заходит FRAME_CLK), а без них почему-то собрать не может. Похоже, не может без них верхние RX_BITSLICE затактировать. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
doom13 0 21 июня, 2018 Опубликовано 21 июня, 2018 · Жалоба Еще вопрос, можно ли для схемы забросить тактирование на BUFG и BUFGCE_DIV с ножки QBC? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
doom13 0 21 июня, 2018 Опубликовано 21 июня, 2018 · Жалоба Такая штука позволяет подключить QBC ногу к BUFG и BUFGCE_DIV. set_property CLOCK_DEDICATED_ROUTE FALSE [.../IBUFDS_inst/O] Можно использовать? Будет приходить 400 МГц. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться