jenya7 0 20 ноября, 2017 Опубликовано 20 ноября, 2017 · Жалоба В Reference Manual в диаграме вижу два пина - TIMx_ETR и TIMx_CH1. (Figure 100. General-purpose timer block diagram). В Data Sheet - pin definitions вижу PA0 - TIM2_CH1_ETR. Это как? Или CH1 или ETR - надо как то определяться. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
scifi 1 20 ноября, 2017 Опубликовано 20 ноября, 2017 · Жалоба По-видимому, сигнал с PA0 заведён на два входа таймера: CH1 и ETR. Никаких трудностей это не создаёт. Конечно, могли бы написать прямым текстом. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jenya7 0 20 ноября, 2017 Опубликовано 20 ноября, 2017 · Жалоба По-видимому, сигнал с PA0 заведён на два входа таймера: CH1 и ETR. Никаких трудностей это не создаёт. Конечно, могли бы написать прямым текстом. так там в принципе нет сигнала TIM2_ETR и TIM2_CH1 на всех пинах где есть TIM2_CH1 - он TIM2_CH1_ETR. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
scifi 1 20 ноября, 2017 Опубликовано 20 ноября, 2017 · Жалоба так там в принципе нет сигнала TIM2_ETR и TIM2_CH1 на всех пинах где есть TIM2_CH1 - он TIM2_CH1_ETR. Не вижу противоречия с тем, что я написал. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jenya7 0 20 ноября, 2017 Опубликовано 20 ноября, 2017 · Жалоба Не вижу противоречия с тем, что я написал. а если я хочу заюзать оба функционала? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
scifi 1 20 ноября, 2017 Опубликовано 20 ноября, 2017 · Жалоба а если я хочу заюзать оба функционала? Не судьба. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jenya7 0 20 ноября, 2017 Опубликовано 20 ноября, 2017 (изменено) · Жалоба Не судьба. вообще мапинг пинов у STM32 просто отвратительный. я не знаю какой идиот распределял функциональность пинов, но это ужас какой то. чтоб все срослось надо брать 100-пиновый камень. особенно после нескольких проектов на FPGA понимаешь весь идиотизм ситуации. Изменено 20 ноября, 2017 пользователем Jenya7 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Obam 30 20 ноября, 2017 Опубликовано 20 ноября, 2017 · Жалоба а если я хочу заюзать оба функционала? Внешнее тактирование на два входа одновременно? И что это такое будет (; DocID13902 Rev 16 стр 376: • External clock mode1: external input pin (TIx) • External clock mode2: external trigger input (ETR). А вот то, что входы и выходы таймера на рис. 100 (стр. 366) называются одинаково это лажа. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jenya7 0 20 ноября, 2017 Опубликовано 20 ноября, 2017 (изменено) · Жалоба Внешнее тактирование на два входа одновременно? И что это такое будет (; DocID13902 Rev 16 стр 376: • External clock mode1: external input pin (TIx) • External clock mode2: external trigger input (ETR). А вот то, что входы и выходы таймера на рис. 100 (стр. 366) называются одинаково это лажа. ну в данном случае допустим мы их простим, но вообще мапинг пинов ужасный. :) Изменено 20 ноября, 2017 пользователем Jenya7 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться