gosh 0 18 февраля, 2018 Опубликовано 18 февраля, 2018 · Жалоба Привет. Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу? Тактирование портов одним колоком. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Flip-fl0p 4 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба Привет. Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу? Тактирование портов одним колоком. Как вариант : http://www.efo.ru/doc/IDT/IDT.pl?48 А вообще читайте доки на FPGA, которая Вам нужна. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
lembrix 0 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба Привет. Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу? Тактирование портов одним колоком. Правильным подходом было бы оставить этот вопрос в стороне, и сконцентрироваться на том, как такую ситуацию не допустить. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба Правильным подходом было бы оставить этот вопрос в стороне, и сконцентрироваться на том, как такую ситуацию не допустить. Разнести на один такт всегда можно... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
krux 8 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба написать внешнюю логику, которая при совпадении адресов будет давать not ready в сторону одного из портов. в остальных случаях поведение может быть непредсказуемым как при переезде с одного семейства ПЛИС на другое, так и при обновлении версии САПР. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 33 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба Приветствую! Привет. Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу? Тактирование портов одним колоком. Для точного ответа нужно читать доки на соответствующее семейство FPGA. Но чаще всего при таком раскладе результат операции write будет неопределен. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
lembrix 0 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба Разнести на один такт всегда можно... Я это и имею в виду. Если возможно обращение к одной ячейке одновременно с двух портов, то в проекте должна быть предусмотрена логика обеспечивающая предсказуемый результат. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gosh 0 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба Спасибо всем откликнувшимся за советы. Буду разносить на такт. А если по одному порту запись по другому чтение и тактовый сигнал на оба порта один, то коллизий не должно возникать? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 33 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба Приветствую! Спасибо всем откликнувшимся за советы. Буду разносить на такт. А если по одному порту запись по другому чтение и тактовый сигнал на оба порта один, то коллизий не должно возникать? Для точного ответа нужно читать доки на соответствующее семейство FPGA. Но чаще всего возможны варианты на чтение : READ_FIRST (OLD_DATA), WRITE_FIRST(NEW_DATA), NO_CHANGE, и другие в зависимости от FPGA. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Jackov 1 19 февраля, 2018 Опубликовано 19 февраля, 2018 (изменено) · Жалоба Привет. Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу? Тактирование портов одним колоком. У Циклона 1 и 4 Альтеры (с другими не работал) стоит приоритет по какому-то порту, если не изменяет память, по порту В. Изменено 19 февраля, 2018 пользователем Jackov Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gosh 0 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба У Циклона 1 и 4 Альтеры (с другими не работал) стоит приоритет по какому-то порту, если не изменяет память, по порту В. А действительно, зачем в этом случае с обоих портов писать. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться