[Gekata 0]

Необходимо используемый блок памяти рам ( библиотечный spsrtanx/ram16*4s) заполнить значениями ячеек до моделирования общей схемы, но в процессе моделирования запись/чтение без ограничений. Возможно ли это? Как?

а предустановку значений регистра?

[des00 25]

Необходимо  используемый блок памяти рам ( библиотечный spsrtanx/ram16*4s)  заполнить значениями ячеек  до  моделирования общей схемы, но в процессе моделирования запись/чтение без ограничений.  Возможно ли это?  Как?

а  предустановку значений регистра?

<{POST_SNAPBACK}>

см в сторону defparam (Verilog) attribute (VHDL)

[cdg 4]

Про Xilinx не скажу, а у Altera файлик начальной инициализации подключается.

[MadMakc 0]

Про Altera не скажу, а у Xilinx файлик начальной инициализации подключается.:-).

у него разрешение *.mif. Генериться во время создания ПЗУ в корегене.

Кидать его нужно в папку проекта альдека.