yes 5 14 июня, 2017 Опубликовано 14 июня, 2017 · Жалоба давно не брал в руки шашки, а когда взял - такое вообще не понимаю, что не нравится # Loading altera_mf_ver.scfifo # Refreshing C:/my_design/qzss_fpga/sensors/simulation/modelsim/verilog_libs/altera_mf_ver.ALTERA_DEVICE_FAMILIES # Loading altera_mf_ver.ALTERA_DEVICE_FAMILIES # Error loading design давно не брал в руки шашки, а когда взял - такое вообще не понимаю, что не нравится # Loading altera_mf_ver.scfifo # Refreshing C:/my_design/qzss_fpga/sensors/simulation/modelsim/verilog_libs/altera_mf_ver.ALTERA_DEVICE_FAMILIES # Loading altera_mf_ver.ALTERA_DEVICE_FAMILIES # Error loading design upd: методом тыка нашел, что это из-за отсутствия `timescale (фигня какая-то, раньше работало и с дефолтным скейлом) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться