yellow_pepper 0 7 февраля, 2017 Опубликовано 7 февраля, 2017 (изменено) · Жалоба Реализовал ппрч модем qpsk, в котором есть схема Гарднера, фильтр 2-го порядка, Фарроу фильтр для синхронизации переключения частот и временной синхронизации. Но при симуляции схема начинает "проскальзывать" при временном рассогласовании передатчика и приёмника. И это вроде как правильно,но по достижении близкой к точке синхронизации система разворачивая и пляшет туда сюда (выход фильтра 2-го порядка и unwrap control). В чем причина такого изменения? И как бы я понимаю, что Гарднер не чувствителен с фазе, но почему то засинхронизироваться не удаётся. На картинке выход фильтра 2-го порядка (выделено), до синхронизации не хватает 2 "проскальзывания" в схеме Гарднера. Изменено 7 февраля, 2017 пользователем начинающий связист Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
petrov 7 7 февраля, 2017 Опубликовано 7 февраля, 2017 · Жалоба Такие вопросы должны быть отлажены до перехода к VHDL и FPGA. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
yellow_pepper 0 8 февраля, 2017 Опубликовано 8 февраля, 2017 · Жалоба В модели на матлаб такого не происходит. Модель работает с шумами с рэлеевским каналом распространения и дает хороший результат. Но вот при сравнении есть трудности, т.к. модель имеет уровень обстракций и не описывает вычислительные задержки или возможные переполнения регистров. В модели такого поведения нет, а при реализации на VHDL появляются. Может у кого-то есть хоть какая-то идея из-за чего такое может происходить? Может проблема в том, что на вход эквалайзера поступаю некорректные данные с выхода down converter (т.к. переключение частот запаздывает на приемнике)? И стоит вставить фильтр, который бы зарезал эту частоту в начале символьного периода? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
backend 0 8 февраля, 2017 Опубликовано 8 февраля, 2017 · Жалоба Но вот при сравнении есть трудности, т.к. модель имеет уровень обстракций и не описывает вычислительные задержки или возможные переполнения регистров. В модели такого поведения нет, а при реализации на VHDL появляются. Может у кого-то есть хоть какая-то идея из-за чего такое может происходить? Идеи простые: 1. Доработать/детализировать модель, чтоб описывала все, что нужно. 2. Вытащить в симуляторе на обозрение все интересующие регистры. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться