Aner 6 19 апреля, 2018 Опубликовано 19 апреля, 2018 · Жалоба Вопрос к тем кто проектировал ML платы под эти Allwinner SoC. Как разводили с учетом или без учета DDR signal trace lengths? Не находится информации по длине проводника от BGA шариков до DDR3 входов. Для выравнивания длин LVDS и тд. DDR signals. Примеры с Banana PI с этими SoC есть, разводки ML плат нет, только схемы. Вероятно можно по разводке сделать оценку. Или DDR лог автомат внутри этих SoC все выравнивает и вытягивает, опираясь на стандарт. Частоты DDR3/DDR3L не оч большие до 600Мгц Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться