Zerg1
Участник-
Постов
15 -
Зарегистрирован
-
Посещение
Репутация
0 ОбычныйИнформация о Zerg1
-
Звание
Участник
- День рождения 30.01.1978
Контакты
-
Сайт
Array
-
ICQ
Array
Информация
-
Город
Array
-
Переход с 2,5В на 3.3В на плате KC705
Zerg1 опубликовал тема в Работаем с ПЛИС, области применения, выбор
Доброго Всем времени суток. Народ, подскажите (а лучше покажите) как перестроить на плате KC705 напряжение банков с 2.5В до 3.3В, по PMBus пытаюсь прочитать внутренние регистры, а в ответ тишина. -
Тогда вот так library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.std_logic_arith.all; USE ieee.std_logic_unsigned.all; use IEEE.NUMERIC_STD.ALL; entity main is GENERIC( count_width : INTEGER := 8 ); Port ( clk_in : in STD_LOGIC; wr_fm15_1 : in STD_LOGIC; fm15_1 : in STD_LOGIC_VECTOR(4 DOWNTO 0); fm1 : out STD_LOGIC); end main; architecture Behavioral of main is signal count : STD_LOGIC_VECTOR(count_width-1 DOWNTO 0) := CONV_STD_LOGIC_VECTOR(0, count_width); signal temp_clk_out : STD_LOGIC := '0'; signal temp_fm15_1 : STD_LOGIC_VECTOR(4 DOWNTO 0); begin p1 : process(wr_fm15_1, count) begin if rising_edge(wr_fm15_1) then temp_fm15_1(4 DOWNTO 0) <= '0' & fm15_1(4 downto 1); end if; end process; p2 : process(clk_in, count) begin if rising_edge(clk_in) then case conv_integer(temp_fm15_1) is when 0 => temp_clk_out <= clk_in; when 1 => temp_clk_out <= not temp_clk_out; when others => if count /= (temp_fm15_1-1) then count <= count + '1'; else count <= CONV_STD_LOGIC_VECTOR(0, count_width); end if; END CASE; if count = CONV_STD_LOGIC_VECTOR(1, count_width) then temp_clk_out <= not temp_clk_out; end if; end if; end process; fm1 <= temp_clk_out; end Behavioral; Добавился еще один сигнал "wr_fm15_1" по которому происходит смена коэффициента деления. Вот результат:
-
-
Вот так не проще? library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.std_logic_arith.all; USE ieee.std_logic_unsigned.all; use IEEE.NUMERIC_STD.ALL; entity main is GENERIC( count_width : INTEGER := 8 ); Port ( clk_in : in STD_LOGIC; f15_1 : in STD_LOGIC_VECTOR(4 DOWNTO 0); fm1 : out STD_LOGIC); end main; architecture Behavioral of main is signal count : STD_LOGIC_VECTOR(count_width-1 DOWNTO 0) := CONV_STD_LOGIC_VECTOR(0, count_width); signal temp_clk_out : STD_LOGIC := '0'; begin p1: process(clk_in, count) begin if rising_edge(clk_in) then if f15_1 = CONV_STD_LOGIC_VECTOR(0, 5) then temp_clk_out <= clk_in; else if count /= (f15_1-1) then count <= count + '1'; else count <= CONV_STD_LOGIC_VECTOR(0, count_width); end if; if count = CONV_STD_LOGIC_VECTOR(1, count_width) then temp_clk_out <= '1'; else temp_clk_out <= '0'; end if; end if; end if; end process; fm1 <= temp_clk_out; end Behavioral;
-
ISE DS на Windows-8
Zerg1 ответил aabmail тема в Среды разработки - обсуждаем САПРы
Зачем сносить, поставь виртуалку с виндой 7 и туда уже ISE. В свое время у меня на виртуальной машине стояла win98 (если кто еще помнит) c Xilinx foundation 3.1i все нормально работало. -
ISE DS на Windows-8
Zerg1 ответил aabmail тема в Среды разработки - обсуждаем САПРы
Много уважаемый Golikov A писал, что в 8 винде, пришлось виртуальную машину ставить и в ней ISE, иначе не работал. -
Все разобрались с програмистами. В переменных среды в глобальных путях PATH стояла сылка на Cygwin из другой папки совсем не относящиюся к ISE, как только удалили лишние пути все стало собираться. Всем большое СПАСИБО.
-
на обоих машинах Win7 64-битная.
-
Да, на "удачной машине" стоит еще 14.2 и 13.4, работаем в 14.5, на не удачной только 14.5. Дошел до того, что собирал проект с нуля одинаковый на обоих машинах, в проект воставил DDR3, таймер и контроллер прерывания. результат тотже. :( За основу всего брал ug758.pdf у хилых.
-
Меня смущает то, что на одной машине работает а на другой нет, при этом софт один и тодже, лицензии теже, только одна машина в инете другая нет.
-
MB+xilkernal
Zerg1 опубликовал тема в Системы на ПЛИС - System on a Programmable Chip (SoPC)
Уважаемые форумчане помогите кто в курсе. Создаю проект с MB на плате KC705, в SDK при выборе BSP выбираю xilkernel, при сборке пишет ошибку: This program built for i386-pc-mingw32 Report bugs to <[email protected]> make[2]: *** [dir_ipc] Ошибка 2 make[2]: Цель `all' не была пересобрана из-за ошибок. make[1]: *** [dir_src] Ошибка 2 C:\Xilinx\14.7\ISE_DS\EDK\gnu\microblaze\nt\bin\mb-ar.exe: creating ./libsyscall.a C:\Xilinx\14.7\ISE_DS\EDK\gnu\microblaze\nt\bin\mb-ar.exe: ./syscall/arch/microblaze/*.o: Invalid argument make[1]: *** [rellibs] Ошибка 1 make[1]: Цель `libs' не была пересобрана из-за ошибок. Compiling tmrctr Compiling uartlite Compiling bram Compiling intc Compiling cpu ERROR:EDK:369 - make failed for target "libs" ERROR:EDK:3418 - Error(s) while running make. make: *** [microblaze_0/lib/libxil.a] Ошибка 2 make: Цель `all' не была пересобрана из-за ошибок. В тоже время на другой машине все проходит без проблем. -
Спасибо, все заработало.
-
Народ, начинаю только изучать ЕЕ7.9.2 и с талкнулся с такой проблемой, не могу сделать видемой сетку в Cell Editor.