spartan3 0 16 января, 2018 Опубликовано 16 января, 2018 · Жалоба стоит задача отсылать/принимать IP пакеты используя FPGA Xilinx xaui 10G, в спецификации описан хедер Ethernet фрэйма: 55 55 55 55 55 55 55 d5 DESTINATION_ADDRESS(48 бит) SOURCE_ADDRESS(48 бит) LENGTH(16 бит) вопрос: порядок байт слева направа будет: 55 55 55 55 55 55 55 d5 DESTINATION_ADDRESS(47:0) SOURCE_ADDRESS(47:0) LENGTH(15:0) или 55 55 55 55 55 55 55 d5 DESTINATION_ADDRESS(7:0) DESTINATION_ADDRESS(15:8) DESTINATION_ADDRESS(23:16) и т.д.? и еще: в IP пакете хедер, порядок слева направа : байт 0 | байт 1 | байт 2 байт 3 Version(4 бита) IHL(4 бита) DSCP(6 бит) ECN(2 бита) Total Length(16 бит) т.к. в сети биты в байте B(7:0) передаются B(0) первый, B(7) последний, можно предположить что хотя Version стоит впереди IHL, он будет передан после IHL так? спасибо. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kuzmi4 0 25 января, 2018 Опубликовано 25 января, 2018 · Жалоба 2 Vitali_o Ethernet фреймы бывают разные, как и лево и право.. Вы настройте гигабитник правильно и примите тот же PING - сразу станет понятно что за чем идёт XGMII img example Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться