[druzhin 4]

Господа, кто использует Synplicity 7.6 Pro для xilinx? Какие у него преимущесва по сравнению с XST ISE 6.2? Есть ли в нём какой-нибудь аналог coregenа? Хорош ли у него RTL viewer? Какие у него результаты синтеза по сравнению с XST ISE? Трудно ли его осваивать, применять, настраивать?

[3.14 0]

Coregen это тулза ISE и в Sinplify еесоответственно нет, но ето не беда,

просто подключаеш полученые в Кореген нетлисты как черные ящики и все.

RTL у Synplify мне гораздо больше нравится.

Удобная фишка выделения в теле предупреждений и ошибок (очень нехватает ее когда редактор используеш ISE).

Синтез более качественный, покрайней мере у меня еще не было проекта

в котором Syplify уступал XST (раньше после отладки менял синтезатор

и смотрел отчет разводчика, потом надоело).

Единственно что достает, он глобальные буфера раздает кому попало,

для этого добавь top_module(.....) /* synthesis syn_noclockbuf = 1 */;

[ilya79 0]

В защиту ISE (XST) : Пример кода который сьедает ISE(XST) и плюется Synplify 7.6 .

reg [15:0] rgBUS=16'dFEFF;

Также ISE поддерживает инициализацию памяти путем чтения данных из файла (fopen , fread(verilog)). Мелочь а приятно! А вообще я тоже пользуюсь в основном Synplify ,из-за более удобного RTL schematic:))

[druzhin 4]

Я только начинаю юзать synplify для xilinx ise, поэтому мои вопросы могут показаться ламерскими, но не сочтите за трудность... У меня synplify n7.2. Чем отличаются Synplify от Synplify Pro? Чем отличаются типы проектов: Synthesis и Workspace Project? Где отражена иерархия проекта по типу, как в ISE в окне Sources in Project? Как прикручивать к проекту нетлисты от coregenа?

[cyclop 0]

Я только начинаю юзать synplify для xilinx ise, поэтому мои вопросы могут показаться ламерскими, но не сочтите за трудность...  У меня synplify n7.2. Чем отличаются Synplify от Synplify Pro?

<{POST_SNAPBACK}>

Вот таблица различий из Help Synplify Pro. Кстати, Help в Synplify Pro не блещет изяществом и целиком базируется на 2-х pdf файлах - Reference Manual и User Guide.

 

This table distinguishes between the Synplify Pro and Synplify products.

-----------------------------------------------------------Synplify Pro----Synplify

Behavior Extracting Synthesis Technology (B.E.S.T) ..........x............x

Text editing windowx.........................................................x............x

HDL Analyst........................................................................x

..........Option

FSM Compiler.....................................................................x..

..........x

SCOPE...........................................................................

....x............x

New user interface...........................................................x

Tcl window.........................................................................x

Log Watch window..........................................................x

FSM Viewer........................................................................x

FSM Explorer (selected architectures)...............................x

Multiple implementations..................................................x

Probe point extraction......................................................x

Text file crossprobing.......................................................x

Pipelining (selected architectures).....................................x

Modular flow (selected architectures).................................x

STAMP (selected architectures).........................................x

Retiming (selected architectures)......................................x

 

Я пользую Synplify Pro, Synplify запускал 1 раз и бедность интерфейса мне сразу не понравилась, как будто нечто студенческое под рукой. Но не в интерфейсе дело. Пробежимся по различиям.

Tcl window - позволяет быстро оценить результаты компиляции и синтеза (ошибки, замечания, предупреждения) и двойным нажатием на строку сообщения сразу попасть в исходник кода; можно ввести некоторые команды.

Log Watch - window позволяет быстро просмотреть вычисленную по наихудшему сочетанию параметров частоту и период тактовых сигналов, а также показывает использование ресурсов ПЛИС. Также этот инструмент позволяет сравнивать результаты нескольких запусков синтезатора с различными установками для проекта. Например, вы можете синтезировать проект для различных корпусов устройств. Работа здесь предполагает активное использование правой кнопки мыши.

FSM Viewer - удобное графическое и табличное средство работы с конечными автоматами.

FSM Explorer - инструмент, который рассматривает различные стили кодирования конечного автомата и выбирает стиль, наиболее подходящий для проекта.

Multiple implementations - весьма полезный инструмент, позволяющий для одного и того же проекта создавать множество реализаций и, затем, сравнивать результаты. Это позволяет эксперементировать с различными установками (опции device-ов и констрейны), не затрагивая исходный код самого проекта. Synplify Pro - создаёт для каждой новой реализации новую директорию (rev1,rev2,..), куда помещает файлы результатов своей работы: edif(.edf), log(.srr), constraint(.ncf), оценки быстродействия и потребления ресурсов(.plg) и некоторые другие. Одни из самых главных опций здесь - device и макс. рабочая частота.

Probe point extraction - отладочное средство, поддерживающее возможность вывода на контакт device-а любой внутренней цепи любого модуля, за исключением цепей, и так являющихся выходами либо двунаправленными цепями.

Pipelining - позволяет перемещать регистры, включённые после узлов умножителей и ROM, в умножители и ROM, что повышает частоту работы.

Modular flow - современная стратегия работы с большими проектами, с первоначальным разбиением проекта на модули и закреплением за модулями областей ПЛИС; декларируется, что изменение в одном из модулей не влечёт изменений в областях ПЛИС, отведённых другим модулям.

STAMP - язык моделирования от Synopsys®, который можно использовать для описания временных моделей чёрных ящиков (black boxes). STAMP-модели поставляются в виде файлов производителями FPGA.

Retiming - техника, улучшающая производительность последовательностных схем. Этот инструмент перемещает месторасположение триггеров через элементы, не имеющие памяти (комбинационные). В настоящее время доступно только для семейства Virtex. Инструмент Pipelining является подмножеством Retiming.

 

Различие возможностей Synplify Pro и Synplify налицо, чего уж тут.

P.S. Информация, содержащаяся в окнах Tcl window и Log Watch window, также доступна в log-файле, которым я постоянно и пользуюсь.

[cyclop 0]

Я только начинаю юзать synplify для xilinx ise, поэтому мои вопросы могут показаться ламерскими, но не сочтите за трудность...  Чем отличаются типы проектов: Synthesis и Workspace Project?

<{POST_SNAPBACK}>

Разъясним понятие проекта (project), реализации (implementation), рабочей области (workspace).

Проекты содержат информацию о ходе синтеза, включающую имена файлов проекта, файлов констрейнов (если используются) и других установленных опциях.

Проектный файл (.prj) представлен в Tcl формате. Проект указывает на все файлы, нужные вам для синтеза и содержит необходимые установки оптимизации. В окне обзора проектов (Project view) проект появляется как папка.

Реализация есть одна версия проекта (также именуемая ревизией), запускаемая с определенными параметрами или необязательными установками. Вы можете синтезировать повторно с другой установкой опций, чтобы получить другую реализацию.

В окне обзора проектов реализация показана в папке своего проекта. Активная реализация обозначается установленной на ней зелёной стрелкой. Вы можете показать множество реализаций в одном и том же окне обзора проекта. Выходные файлы, сгенерированные для активной реализации, показаны справа в окне обзора результатов реализации (Implementation Results view).

Рабочая область (workspace) позволяет вам сгруппировать родственные проекты вместе. Хотя рабочая область может содержать множество проектов, только одна реализация активна в любое время. Все команды работают над активным проектом и его реализацией. Если нужно, вы можете открыть проект независимо от принадлежности его к рабочему пространству. В окне обзора проекта рабочее пространство показывается как папка, находящаяся на один уровень выше папки проекта.

Т.о, workspace можно рассматривать как контейнер для нескольких проектов. Прежде чем присоединять проект к workspace, он должен быть создан. Этот инструмент удобен как для создания различных версий одного и того же проекта, так и для постепенного отлаживания составляющих большой проект модулей. Удобно открыть несколько графических окон RTL View и сравнивать варианты синтезированных модулей, особенно через какое-то время, когда уже напрочь забыто, для чего создавались варианты.

Итак, метода следующая: вы создаёте проект (я пользуюсь всегда Project Wizard), выбирая Synthesis, компилируете и синтезируете его, сохраняете, а затем создаёте Workspace, если он ещё не создан, и добавляете свой проект к нему. Нужно помнить, что в разных проектах, если они располагаются в одной директории, варианты исходных файлов, имеющие различия, должны иметь разные имена, т.е, всё как обычно.

[cyclop 0]

Я только начинаю юзать synplify для xilinx ise, поэтому мои вопросы могут показаться ламерскими, но не сочтите за трудность...  Где отражена иерархия проекта по типу, как в ISE в окне Sources in Project?

<{POST_SNAPBACK}>

Иерархия проекта отображается в окне Project view следующим образом:

 

#Myprj

|--#verilog

| |--virtex2.v(VERILOG)

| |--file_A.v(VERILOG)

| |--file_B.v(VERILOG)

| |--file_top.v(VERILOG)

|->#rev_2 (file_top)

где символом # обозначена папка.

Первым в списке файлов проекта идёт virtex2.v, если используется семейство Virtex2. В этом файле даются объявления библиотечных элементов Virtex2, без которых сколько-нибудь серьёзных проектов не пишут. Файл находится в директории ..\Synplify\lib\xilinx. В окне Project view могут находится и другие проекты с файлом virtex2.v; в этом случае файл virtex2.v легко перетаскивается мышью в список вашего создаваемого проекта.

Далее следуют файлы проекта и в самом конце списка - файл, содержащий top-модуль вашего проекта. Папки rev_n , verilog и Myprj создаются "мастером" автоматически.

Для запуска нужно выделить в списке file_top.v(VERILOG), щёлкнув по нему мышью, и нажать кнопку Run, после чего последовательно запустятся компилятор и синтезатор.

Результаты работы смотреть в log-файле, раскрывающемся по нажатию кнопки View Log (слева).

[karabas 0]

Что интересно, сама Xilinx (вернее ее специалисты) для синтеза SDRAM контроллеров во всех AN (application note) используют не ISE, а Synplify.

[hitower 0]

Что интересно, сама Xilinx (вернее ее специалисты) для синтеза SDRAM контроллеров во всех AN (application note) используют не ISE, а Synplify.

<{POST_SNAPBACK}>

аутсорсят наверно.....