EpLeon 0 17 ноября, 2016 Опубликовано 17 ноября, 2016 · Жалоба Добрый день. Не знаю было ли уже такое обсуждение, не нашел по форуму. Проблема в следующем: имеется Cyclone IV Е фирмы Altera в корпусе F29 и в нем используются почти все diff выходы. Только не получается у меня развести ПЛИС-ину( В данном корпусе по сравнению с 480-ми ножным Альтеровцы подложили большую свинью раскидав парные пины на большое расстояние друг от друга. Кто-нибудь пробовал разводить такой корпус с большой загруженностью? Из 530 юзерских пинов используется около 380 (на данный момент, в конечном итоге скорее всего будет около 450), 260 из которых заведены под дифф пары. _______.pdf Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MapPoo 0 17 ноября, 2016 Опубликовано 17 ноября, 2016 · Жалоба Сколько слоев то под разводку выделили? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Uree 1 17 ноября, 2016 Опубликовано 17 ноября, 2016 · Жалоба Что-то не вижу в EP4CE40F29 особо разбросаных пар пинов, либо рядом, либо, в худшем случае, по диагонали. И то и другое выводится трассами/зазорами 0.1мм/0.1мм - каждая пара в промежуток между переходными проходит. По одной трассе между переходными - это не диффпара получается, ну и слоев нужно будет в два раза больше, и не понятно зачем так делать. Навскидку должно хватить двух внутренних сигнальных, но без полного вида подключений точно не определить. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EpLeon 0 17 ноября, 2016 Опубликовано 17 ноября, 2016 · Жалоба Очень желательно сделать плату 8, максимум 10-ти слойной с толщиной платы не больше 1.6мм. Извиняюсь, что ввел в заблуждение картинкой... справа линии идут к разъему на вывод сигналов - они не дифф. Дифф. пары слева, и они должны будут подводиться к 3-7 банкам ПЛИС. Сама плата будет заказываться в фирме http://www.pselectro.ru/tech/ и у них есть определенные тех.требования. Дифф.сигналы идут от 16-ти 8 канальных АЦП + около 10 дифф.сигналов будет служебных для связи с АЦП и другими микросхемами и платами в системе. Что-то не вижу в EP4CE40F29 особо разбросаных пар пинов, либо рядом, либо, в худшем случае, по диагонали. И то и другое выводится трассами/зазорами 0.1мм/0.1мм - каждая пара в промежуток между переходными проходит. По одной трассе между переходными - это не диффпара получается, ну и слоев нужно будет в два раза больше, и не понятно зачем так делать. Навскидку должно хватить двух внутренних сигнальных, но без полного вида подключений точно не определить. Вообще-то там почти половина дифф.пар разбросана на 3-4-5 рядов друг от друга, в этом-то и проблем. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Uree 1 17 ноября, 2016 Опубликовано 17 ноября, 2016 · Жалоба Ага, в тех банках, согласен, разбросали, видимо те банки сделаны по остаточному принципу. А перекинуть на другие банки, которые менее разбросаны никак не получится? Потому как глядя на распиновку(кстати плохо, что нет читабельной карты пинов) есть ощущение, что она не особо рассчитана на создание дизайна с диффпарами. Честно говоря первый раз вижу такой разброс пинов диффпар, Xilinx такие вещи себе не позволяет. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EpLeon 0 17 ноября, 2016 Опубликовано 17 ноября, 2016 · Жалоба Ага, в тех банках, согласен, разбросали, видимо те банки сделаны по остаточному принципу. А перекинуть на другие банки, которые менее разбросаны никак не получится? Потому как глядя на распиновку(кстати плохо, что нет читабельной карты пинов) есть ощущение, что она не особо рассчитана на создание дизайна с диффпарами. Честно говоря первый раз вижу такой разброс пинов диффпар, Xilinx такие вещи себе не позволяет. Вот и я от них не ожидал такой подставы и удара в спину(( До этого у всех корпусов было нормально. На самом деле у них оно зеркально сделано, поэтому особой разницы нет какие 6 банков я буду использовать. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EpLeon 0 26 ноября, 2016 Опубликовано 26 ноября, 2016 · Жалоба Добрый день, еще раз. Подскажите, пожалуйста, можно ли разводить диф.пары LVDS на разных слоях (соседних). И какое максимальное различие в длине линий можно делать, при частоте 400МГц? Если у меня различие в длине получается в пределах 12мм (около 50ps) - это сильно критично? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_Sergey_ 15 26 ноября, 2016 Опубликовано 26 ноября, 2016 · Жалоба 12 мм - это побольше 50пс. Разводить можно как угодно, просто одни пути проверенные, другие не очень.. Сделайте в ноль и спите спокойно. Или это не для вас? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Skyline777 0 11 августа, 2017 Опубликовано 11 августа, 2017 · Жалоба доброго времени суток, тоже столкнулся с этой проблемой, использую около 100 диф пар, и не думал что может возникнуть такая проблема с альтеровскими плисинами...Поделитесь пожалуйста вариантами трассировки этой микросхемы. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Gorder 0 21 августа, 2017 Опубликовано 21 августа, 2017 · Жалоба Приветствую. Рекомендаций по трассировки подобных корпусов в интернете море. Взять даже одно из первых которое выдает поисковик. Дифф. пары следует выводить через промежуток между переходными отверстиями. В первую очередь выводите дифф. пары, а потом все остальные сигнальные линии. Стратегий вывода пар несколько, но я предпочитаю выводить сначала дальние пары, относительно края BGA, двигаясь в необходимую сторону. Как только плотно разместили пары на одном слое, можно переходить к другому. Но на самом деле со временем формируется видение общей картины, и стратегия вырабатывается интуитивно, несмотря на многочисленную паутину. В случае если возникает критическая сложность в расположении пар можно разнести линии дифф. пары на соседние слои, но тут важно произвести все необходимые расчеты для соблюдения импеданса и все будет в порядке! Чтобы дифференциальная линия соответствовала импедансу 100 Ом, а сигнальные в 50 Ом, закладывайте структуру печатной платы изначально, и производите сразу все расчеты(по опыту лучше в Polar Sixxxx) чтобы потом не переделывать толщины и зазоры. Выравнивать группу дифференциальных пар лучше всегда, пусть это будет правило хорошего тона, если конечно нет непреодолимых преград. ug1099_bga_device_design_rules.pdf Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться