Koluchiy 0 13 марта, 2011 Опубликовано 13 марта, 2011 · Жалоба Может для первой задачи Вам больше подойдёт Spartan-6 - если хватит ёмкости, то оно должно выйти заметно дешевле, что Virtex-2/5/6, да и Spartan-6 должен быть более шустрым, чем Virtex-2. Зато самый быстрый S6 (-4) в 1.5 раза медленнее самого медленного V5... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jojo 0 13 марта, 2011 Опубликовано 13 марта, 2011 · Жалоба Картинка приведена неправильная. Xilinx Slice состоит из много чего – там не только LUT. V6(x7) Slice’ы бывают 2 видов: SliceM и SliceL. SliceL – это SliceM в котором используются удешевлённые LUT6 (без возможности работы в режимах Shift Register и Distributed RAM). В S6 встречается еще более удешевлённый Slice – SliceX (от которого в x7 благоразумно отказались) - это SliceL без цепочек быстрого переноса. Как SLICE уступает ALM-у в чём-то, сразу картинка неправильная :) 2 независимых LUT4 в LUT с двумя выходами не пакуются? Не пакуются. Я же не сказал, что в SLICE нет памяти. Но, при любом раскладе, для понимания структуры V6 Slice надо рассматривать целиком, а не какой-то огрызок показывать: А Вы нам про какую-то «многофункциональность» говорите. По количеству логических функций SLICE уступает ALM-у. На то я этот огрызок нарисовал. А память - не логическая функция. Ввели в SLICE второй триггер - можно было хоть входы таблиц LUT5 разделить. SLICE с LUT6 ведь позже ALM появился? Содрали, но не до конца. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
LV26 0 13 марта, 2011 Опубликовано 13 марта, 2011 · Жалоба Зато самый быстрый S6 (-4) в 1.5 раза медленнее самого медленного V5... Про -4 можно забыть - они не будут производиться, по крайней мере на данный момент есть инфа на Xilinx об этом. Ввели в SLICE второй триггер - можно было хоть входы таблиц LUT5 разделить. SLICE с LUT6 ведь позже ALM появился? Содрали, но не до конца. А зачем? Что бы получить такую-же стоимость как у Altera? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Beby 4 13 марта, 2011 Опубликовано 13 марта, 2011 · Жалоба 2 независимых LUT4 в LUT с двумя выходами не пакуются? Не пакуются.В большинстве случаев это так (исключение составляет только ущербный вариант с 5 и менее независимыми входами). Кстати, под этого ущербный вариант подпадает декодер. А для большого мультиплексора (собранного на LUT) более 6 входов на LUT и не надо (4 - данные, 2 - управление), для более глубокого мультиплексирования используются F7MUX (итого 2 LUT6: 8->1) и F8MUX (итого 4 LUT6 (один полный Slice): 16->1) Как SLICE уступает ALM-у в чём-то, сразу картинка неправильная :) По количеству логических функций SLICE уступает ALM-у. На то я этот огрызок нарисовал. Но на той картинке изображен не Xilinx Slice, а только его кусочек: Xilinx "LUT6" (2 связанных LUT5), а подписан как Slice - именно это я и имел в виду, говоря о неправильности картинки: Slice это всё-таки нечто гораздо большее, чем один Xilinx "LUT6". У Silce есть и другие проблемы: например, все синхронные элементы имеют один CLK. Эти «другие» проблемы лучше видны в FPGA Edit'е. Кстати, в семействах x7 этих проблем стало чуть меньше, чувствуется работа над ошибками. А память - не логическая функция.Да, RAM тяжело назвать "логической функцией"... но грамотное применение Distributed RAM часто уменьшает количество и глубину мультиплексоров собираемых на LUTx/ALM. По сути LUT6 - это и есть мультиплексор (64->1) содержимого его ОЗУ, а если задачу удаётся вывернуть так, что в это ОЗУ можно писать, то экономия становится колоссальной. Ввели в SLICE второй триггер - можно было хоть входы таблиц LUT5 разделить. SLICE с LUT6 ведь позже ALM появился? Содрали, но не до конца.Неее... - они исходили из других соображений. Спаренные входы 2xLUT5 позволяют значительно снизить количество входов в CLB, что заметно упрощает Routing Resource - а это может приводить к разным приятным последствиям. Xilinx утверждает, что если кому потребуется ну уж очень крутая логическая функция, то тогда к вашим услугам F7MUX и даже F8MUX (которые живут в том же Slice), ну, а то, что при этом погибнут несколько триггеров - и леший с ними - тут вопрос цены конечной ПЛИС в которую влезет проект (т.е. переплаты за того, что есть в ПЛИС, и чего мы не использовали). Про -4 можно забыть - они не будут производиться, по крайней мере на данный моментНеа - оно покруче оказалось ! Xilinx сказал, что они немного погорячились и перестраховались с завышенными задержками в -3, что мол в результате тестов оказалось, что то, что они выпускали под маркой -3, на самом деле работает как и -4 ! А -2 - как старый -3. В итоге бардак и неразбериха + необходимость перехода на свежие ISE (12.x + Speed File patch). У меня есть «старый» и «новый» DS_162 (Spartan-6 FPGA Data Sheet: DC and Switching Characteristics) – я их местами посравнивал «новые -3» по ряду параметров «быстрее» «старых -4» на 10 другой ps по разным параметрам ! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Koluchiy 0 13 марта, 2011 Опубликовано 13 марта, 2011 · Жалоба Брр... У ISE12.3 без патчей правильные характеристики для S6-4, или нет? Иначе говоря, можно ли доверять временному анализу этой среды. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
LV26 0 14 марта, 2011 Опубликовано 14 марта, 2011 · Жалоба Брр... У ISE12.3 без патчей правильные характеристики для S6-4, или нет? Иначе говоря, можно ли доверять временному анализу этой среды. Тут все просто. Есть патч - надо ставить. Я думаю, что будут неправильные. Проект, который укладывался у меня во времянки на 12.3 + спидпатч не укладывается в 12.4 и не укладывается в 13.1. Но проект специфический и был сделан на грани возможных параметров. Стало не хватать 34 ps по сетапу. Возможно на проектах с менее "экстремальными" таймингами ничего и не заметите. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Koluchiy 0 14 марта, 2011 Опубликовано 14 марта, 2011 · Жалоба Проект, который укладывался у меня во времянки на 12.3 + спидпатч не укладывается в 12.4 и не укладывается в 13.1. Может, дело в "оптимизированном" в новых версиях синтезаторе-мэппере? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Little_boo 0 17 марта, 2011 Опубликовано 17 марта, 2011 · Жалоба Зато самый быстрый S6 (-4) в 1.5 раза медленнее самого медленного V5... А какая-нить сводная таблица по частотам ПЛИС есть? Или все только на словах быстрее/медленнее. Spartan-6 должен быть более шустрым, чем Virtex-2. Что-то меня берут сомнения Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
bogaev_roman 0 17 марта, 2011 Опубликовано 17 марта, 2011 · Жалоба А какая-нить сводная таблица по частотам ПЛИС есть? Или все только на словах быстрее/медленнее. Что-то меня берут сомнения Документацию на каждое семейство с разными speed grade открывайте и смотрите на максимальную триггерную частоту. Сомнений быть не должно, там разные технологические нормы даже. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Little_boo 0 17 марта, 2011 Опубликовано 17 марта, 2011 · Жалоба Документацию на каждое семейство с разными speed grade открывайте и смотрите на максимальную триггерную частоту. Сомнений быть не должно, там разные технологические нормы даже. DC and Switching Characteristics? я надеялся, что это уже кто-то сделал. :) придется дома заняться, так как с работы инет не тянет. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
bogaev_roman 0 17 марта, 2011 Опубликовано 17 марта, 2011 · Жалоба я надеялся, что это уже кто-то сделал. :) придется дома заняться, так как с работы инет не тянет. Это все характеристики на спартан 6. http://www.xilinx.com/support/documentatio...heets/ds162.pdf Раздел switching characteristics Для BRAM например максимум 320МГц (speed grade -3), CLB shift register Treg=1,35 ns Для virtexII честно говоря даже документацию не нашел, по памяти virtexIIpro самой высшей градации максимум - 300МГц. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Little_boo 0 17 марта, 2011 Опубликовано 17 марта, 2011 · Жалоба Для virtexII честно говоря даже документацию не нашел, по памяти virtexIIpro самой высшей градации максимум - 300МГц. В зависимости от организации памяти одно-портовая распределенная - 260-390Мгц. одно-портовая блочная - 250-280, двух-портовая блочная - 250. ну да, выходит если задействовать память 6-той спартан быстрее Виртекса-2, и дешевле 0_о Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Мур 1 17 марта, 2011 Опубликовано 17 марта, 2011 · Жалоба Кто задавался целью найти самый дешевый FPGA (а значит и маленький) ...из современных? Даже в ущерб быстродействию! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Little_boo 0 17 марта, 2011 Опубликовано 17 марта, 2011 · Жалоба Кто задавался целью найти самый дешевый FPGA (а значит и маленький) ...из современных? Даже в ущерб быстродействию! Actel одноразового программирования под эти условия не подойдут? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Мур 1 17 марта, 2011 Опубликовано 17 марта, 2011 · Жалоба Actel одноразового программирования под эти условия не подойдут? Ха! Там программатор фантастически дорог!... Хотя если есть самопальные программаторы для них(в чём я сомневаюсь) готов рассмотреть... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
