[vitus_strom 0]

Добрый день!

Пытаюсь подключись ядро ДДР3 контроллера к текущему проекту но квартус (версия 18.1) показывает большие слаки при переходе с afi_clk на pll_hr_clk (200 MHz -> 400 MHz). Частота ДДР3 800 MHz. FPGA - Stratix V. Заполеность чипа порядка 2/3.

При ближайшем рассмотрении виолейшенов в тайм квесте пришел к выводу что при разводке получается большой skew (порядка 800 пикосекунд) между этими клоками несмотря на то что они является разными выходами одной плл,

правда после запуска p0_pin_assignment.tcl в qsf файл прописываются требования для  pll_hr_clk разложить его на DUAL-REGIONAL CLOCK, а afi_clk на GLOBAL CLOCK.

В самом ГУИ ддр контроллера настроек для коррекции насколько я понял нет.

Попытка залезть в исходники и покрутить фазу одного из клоков не помогла (возможно установил не правильные значения, собираюсь попробовать снова)

Попытка найти какие то настройки фиттера или установки в QSF файле тоже не принесла результатов.

Если кто то  такое проходил или знает как лечить буду рад любому совету

Заранее благодарен.

пы.сы. Уважаемые модераторы, если я разместил тему в неправильном разделе, прошу не бить ногами и перенести в правильное место

[Nick_K 0]

On 3/27/2021 at 8:38 PM, vitus_strom said:

При ближайшем рассмотрении виолейшенов в тайм квесте пришел к выводу что при разводке получается большой skew (порядка 800 пикосекунд) между этими клоками несмотря на то что они является разными выходами одной плл

Я не работал с DDR на Альтере, но у Xilinx при подключении RAM во входном "каскаде" нужно использовать частоту, генерируюмую с выхода DDR контроллера, не смотря на то, что он так же питается с внутреннего PLL. А дальше где-то дорисовать CDC или пройти через двухпортовую RAM/FIFO. Насколько я понял там частота (читай фаза) своя со своим клоковым деревом для точной синхронизации.