Не срабатывает DRC для ограничения VIA to VIA Same net

[def_rain 0]

Здравствуйте.

Не срабатывает правило для двух ВИА которые относятся к одной цепи если их наложить одно на другое (как на фото). Но здесь есть интересный момент, наличие DRC зависит от того как именно пересекаются ВИА: с нахлестом сверловки друг на друга или без нахлеста сверловки (см. фото). Если у ВИА сверловки пересеклись, то DRC не появляется (вопрос почему?), Если сверловки не пересеклись, то DRC как полагается есть. 

Констреинт настроен и в Analysis Mode  стоит галочка Thru VIA to Thru VIA.

Может быть кто нибудь подскажет как сделать так, чтобы DRC появлялось всегда когда случайно наложились ВИА друг на друга?

Такие моменты на больших платах очень  легко прозевать. Думаю как обезопасить себя от ошибок такого плана. 

Спасибо

[Vasen 0]

Добрый день.

Странно, проблема имеет место быть.

Edited December 25, 2019 by Vasen

[Chopr39 0]

Нужно включить
setup-constraints-modes-design-spacing options-check holes within pads

после этого аллегра будет рассматривать отверстия отдельно от via и проверять их по правилу same net spacing hole to hole

[def_rain 0]

2 hours ago, Chopr39 said:

Нужно включить
setup-constraints-modes-design-spacing options-check holes within pads

после этого аллегра будет рассматривать отверстия отдельно от via и проверять их по правилу same net spacing hole to hole

Действительно. Ваш способ работает. Спасибо!

[Vasen 0]

21 hours ago, Chopr39 said:

Нужно включить
setup-constraints-modes-design-spacing options-check holes within pads

после этого аллегра будет рассматривать отверстия отдельно от via и проверять их по правилу same net spacing hole to hole

Спасибо!