[novartis 0]

Итак, что получается:

 

Квартус 16.0 Standart Edition - Для Arria 10 для Partition нет возможности указать Placement And Routing, только Netlist Only и Placement.

Для стратикса 5 все можно.

 

Квартус 16.0 Pro Edition - Заточен только под Arria 10. Нету Design Partions Window, нету Design Partitions Planner, совсем нету. LogicLock Plus Region Window есть.

Соответственно для Partition нет возможности указать хоть что-то.

 

Квартус 16.1 Pro Edition - Заточен только под Arria 10. Нету Design Partitions Planner, но есть Design Partions Window. LogicLock Plus Region Window есть.

Но Design Partions Window хрень какая-то, совсем не такой как раньше. Нету опции Netlist Type, нету свойств Partitions.

Соответственно для Partition нет возможности указать Post-Fit и Netlist Only и Placemnt и Placement And Routing.

 

И наконец поставил Квартус 16.1 Standart Edition - и (о, чудо) для Аррии 10 можно установить Placement And Routing!

Работает оно или нет - еще не проверил... тоже самое, нет Placement And Routing.

PS: Сначала написал, что есть, но видимо посмотрел на проект со Стратиксом 5 :smile3046: . А стал основательно разбираться - и нет Placement And Routing.

[Koluchiy 0]

Quartus Pro 18.0.1.

Для Logic Lockов в Chip Plannerе выдает явно недостоверные сведения о заполненности. Цифры порядка 300% для почти всех показателей.

Показывает при наведении мышки на соответствующий LL в окне "Logic Lock Regions".

Помню, что уже боролся с этим, но не помню, как победил.

Или как посмотреть более правильные показатели заполненности LL?

[Koluchiy 0]

Вот чтобы было понятно. В каждой строке цифра слева и, соответственно, процент, увеличивается при каждой компиляции.

Уже 400% :-D. При этом всё влезает.

[Koluchiy 0]

В общем, пока что нашел, что ситуация нормализуется, если перезапускать Квартус. Т.е. откомпилячил, выключил Квартус, включил, можно адекватно работать в Chip Planner. Снова откомпилячил - еще раз перезапустить.

 

У кого-нибудь есть альтернативные идеи по приданию процессу большей человечности?

[Kluwer 0]

Во-первых, не лоджиклок, ни фиксация партиции в положении "post-fit" не гарантирует вам непереразводки вашего модуля: как только вам нужно провести доп.верёвки  к вашему модулю (хотя бы к тому же STP или MCE), он может изменить раскладку до полной неузнаваемости. Но, лоджиклок всё-таки, по нашей практике, более полезен, тем более, когда у вас такая невменяемая частота клока.

Собственный пример: у нас с АЦП идёт ddr-сигнал, частота клока 240, но, т.к. ddr, то, де-факто 480. Дальше - квадратурный 2-ступенчатый детектор, что бы как можно быстрее понизить клок. Ежу понятно, что нужно ставить всю схему как можно ближе к выходам ddr-регистров. Нифига! Даже если умышленно прописать Квартусу завышенную частота на ацп'шном клоке (даже 300 ставили), он упорно лепит всю схему в центр кристалла. Пока она одна - никаких слаков. Как только включаем весь проект (а там ещё есть скоростные блоки, несколько ацп и т.д.). Всё летит к чертям. И вот пока вручную детектор не прижали лоджиклоком к краю плисины с запретом разводить в этом регионе что-либо ещё, ничего не получалось. Возможно и вам так надо.