[aabmail 0]

Здравствуйте, форумчане.

 

Работаю над большим проектом. Перехожу с EDK14.7 на Vivado. Рассказывают, что продолжительность синтеза и имплементации в Vivado якобы значительно меньше, чем в EDK. В моем случае оказалось ровно наоборот. В EDK проект разводился 1 час, - в Vivado - 3 часа. Из них 2 с лишним часа уходит на синтез. Проект включает в себя microBlaze с обвязкой, фурье-преобразование, цепочку цифровых фильтров, элементы мат.обработки. В общей сложности более сотни экземляров Ip-ядер.

Начал искать пути, как уменьшить время синтеза. Попробовал включить out of context per IP. В результате на оптимизации была выдана ошибка:

ERROR: [Opt 31-67] Problem: A LUT6 cell in the design is missing a connection on input pin I1, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was removed due to the trimming of unused logic. The LUT cell name is: system_i/microblaze_0_axi_periph/xbar/inst/gen_sasd.crossbar_sasd_0/reg_slice_r/skid_buffer[28]_i_1.

Кто с этим сталкивался, подскажите. Или вообще пока нет смысла переходить на VIVADO?

[des00 25]

может констрейны не заданы, вот он и вытаскивает, с помощью Timing Driven Synthesis, максимальную времянку?

[litv 0]

В Xilinx надо написать.

А то счетчик на 16 синтезится 30 секунд.

После ISE такое ощущение что нанятые китайцы как всегда сделали все что в ТЗ надо,

только как у них и принято - в 100 раз медленнее.

[aabmail 0]

В Xilinx надо написать.

А то счетчик на 16 синтезится 30 секунд.

После ISE такое ощущение что нанятые китайцы как всегда сделали все что в ТЗ надо,

только как у них и принято - в 100 раз медленнее.

 

Действительно, если взять любой простейший проект, то он будет синтезироваться минуту.

Я думал, что это касается только маленьких проектов. А оказалось, что и больших - тоже.

[blackfin 16]

Попробовал включить out of context per IP. В результате на оптимизации была выдана ошибка:

Модуль с параметрами?

CAUTION! Do not use the Bottom-Up OOC flow when there are Xilinx IP in OOC mode in the lower-levels of the OOC module. To have Xilinx IP in an OOC module, turn off the IP OOC mode.

Do not use this flow when there are parameters on the OOC module, or the ports of the OOC module are user-defined types. Those circumstances cause errors later in the flow.

См. ug901-vivado-synthesis, page 25.

[aabmail 0]

Модуль с параметрами?

 

См. ug901-vivado-synthesis, page 25.

 

На эти грабли уже наступал. Во всех Xilinx IP-cores, включенных в дочерние проекты VIVADO (т.е. в user-cores), у меня выставлено Global synthesis. Спасибо.

 

 

может констрейны не заданы, вот он и вытаскивает, с помощью Timing Driven Synthesis, максимальную времянку?

 

Констрейны заданы.

Откуда эта ошибка ошибка выскакивает, постепенно проясняется. Отключил свою user-кору от AXI-interconnect, и ошибка пропала.

Но другая беда - почему-то незначительно (на 20%) уменьшилась частота UART, в результате чего в терминале вместо текста - абра-кадабра. Кроме это, перестал работать XMD. Как впрочем, наверное, и все остальное.

[Aleksei_Rostov 0]

On 4/20/2016 at 5:26 PM, aabmail said:

Откуда эта ошибка ошибка выскакивает, постепенно проясняется. Отключил свою user-кору от AXI-interconnect, и ошибка пропала.

В 2017.4 vivado заново пересобрал проект и ошибка пропала. Скорее всего среда что то подтягивает от предыдущих попыток сборки.

[vadon 0]

нужно было выполнить команду Reset output product по правой кнопке на топе bd.