[rloc 43]

Еще один вариант, по идее более предсказуемый:

Чем больше задержка на логике, тем менее предсказуемый вариант. Это мое мнение. Я делал на AUP серии в резонансном режиме, на 1.5 - 2 ГГц входной частоты, детально не исследовал, потому как в рабочий вариант не вошло. Сейчас у меня на этой логике работает детектор, различающий задержку в 0.3 нс (в эквиваленте более 3 ГГц)

[Шаманъ 0]

С последней схемой работает очень хорошо! Еще и настраивается легко :) Полоса входных частот в которой сохраняется Кд=9 - 166..197МГц - как по мне очень неплохо (получается полоса 31МГц, четный Кд в оригинальной схеме сохранялся в полосе 34МГц). Осталось это дело собрать на тестовой платке и подвергнуть издевательствам в печке и морозилке...

 

Чем больше задержка на логике, тем менее предсказуемый вариант. Это мое мнение.

Согласен полностью. Более того наверное попытаюсь по наводке Виктора (ledum), найти 74lvc1g80 - у нее задержки и требования по времени установки на входе D поменьше - должно работать стабильнее (особенно в диапазоне температур). Но даже в нынешнем варианте получается, ИМХО, неплохо (полоса почти 20%), и есть смысл исследовать вопрос поглубже (на нормальной плате, холодом и жарой).

 

[Шаманъ 0]

Конец у истории неожиданный :) В итоге будет стоять два делителя на три на двух 74AC74, примерно по такой схеме:

 

 

Всем спасибо за обсуждение, было интересно :)!