Bobsan 0 29 июля, 2014 Опубликовано 29 июля, 2014 · Жалоба Всем привет! Помогите пожалуйста, есть два вопроса по моделированию DDR2 в Hyperlynx. 1. В результате тестирования трассировки в файле DDR_report_SI_measurements_Typ все время ошибка Differential Crossover Limits [Pass/Fail] на линии CLK_P (положительный клок). Что значит эта ошибка? 2. Что значит пункт clock-to-strobe skew timing? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Alexander.Karas 0 5 августа, 2014 Опубликовано 5 августа, 2014 · Жалоба 1.посмотрите, как выглядит сигнал. Скорее всего сгде-то большой стаб, либо один из согласующих резисторов расположен несимметрично по отношении к другому. 2. тайминговая модель стандартная Jedec-овская? Ее вообщем-то нельзя использовать, надо под каждый контроллер делать свою модель по данным даташита. И под нужную скорость. Мне кажется отсюда ноги растут. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
КонстантинТ 0 11 августа, 2014 Опубликовано 11 августа, 2014 · Жалоба Всем привет! Помогите пожалуйста, есть два вопроса по моделированию DDR2 в Hyperlynx. 1. В результате тестирования трассировки в файле DDR_report_SI_measurements_Typ все время ошибка Differential Crossover Limits [Pass/Fail] на линии CLK_P (положительный клок). Что значит эта ошибка? 2. Что значит пункт clock-to-strobe skew timing? Если стоит терминатор, проверьте правильность его значения в Hyperlynx->Модель Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
