[_Desh_ 0]

Хочу просимулировать конструкцию из пары самописных модулей и мегафункции scfifo. Исходники компилируются без замечаний, но при запуске симуляции Modelsim выдает ошибку:

Loading buffer.fifo
# ** Error: (vsim-3043) D:/Altera/Quartus91/modelsim_ase/examples/work/buffer/fifo.v(93): Unresolved reference to 'scfifo_component' in
scfifo_component.add_ram_output_register.
#         Region: /buffer_tb/buffer_component/fifo_component
# ** Error: (vsim-3043) D:/Altera/Quartus91/modelsim_ase/examples/work/buffer/fifo.v(94): Unresolved reference to 'scfifo_component' in 
scfifo_component.almost_full_value.
#         Region: /buffer_tb/buffer_component/fifo_component

Таких ошибок - сколько параметров у scfifo.

 

А вот строки, на которые он ругается:

       scfifo	scfifo_component(тут входы/выходы);
defparam
	scfifo_component.add_ram_output_register = "ON",
	scfifo_component.almost_full_value = 1280,
	...

... и так далее.

 

Теряюсь в догадках. Что я делаю не так?

Изменено 7 февраля, 2013 пользователем _Desh_

[Kuzmi4 0]

2 _Desh_

либы альтеровские для верилога подключили ?

[ilkz 0]

Подключите библиотеки, как верно сказал Kuzmi4

vsim -L altera_mf -L lpm -L sgate ... и так далее

[_Desh_ 0]

Библиотека altera_mf подключена. Остальные для функциональной симуляции нужны?

[Kuzmi4 0]

Библиотека altera_mf подключена...

Вот потому и ругается что вам надо для VERILOG, а реально подключена для VHDL. Требуемое название либы altera_mf_ver ;) (если вы компилировали с названиями по умолчанию / автоматом из гуя, а не руками и со своими названиями либ)

Там этот компонент отличается для VHDL в параметрах.

[_Desh_ 0]

Вот потому и ругается что вам надо для VERILOG, а реально подключена для VHDL. Требуемое название либы altera_mf_ver ;) (если вы компилировали с названиями по умолчанию / автоматом из гуя, а не руками и со своими названиями либ)

Там этот компонент отличается для VHDL в параметрах.

 

Большое спасибо! Проблема решена :)

[slaveeen 0]

У меня возникла следующая ситуация:

1. Создаю в Quartus простейший проект. Добавляем в него через Mega-Wizzard счетчик (lpm_counter) и генерируем его на VHDL. Также генерирую на VHDL файл верхнего уровня. Создаю в ModelSim-Altera проект, компилирую два вышеуказанных файла и все отлично работает, то есть проект успешно симулируется (для данного проекта test beanch не создавал)

2. Проделываю все вышеперечисленные действия в другом проекте, только генерирую счетчик и файл верхнего уровня на Verilog и тут начинаются проблумы, ModelSim выдает следующую ошибку

 

** Error: (vsim-3033) D:/altera_13_sp1/WORK/WORK/modelsim_3/xxx.v(66): Instantiation of 'lpm_counter' failed. The design unit was not found.

#

# Region: /modelsim_3/b2v_inst

# Searched libraries:

# D:/altera_13_sp1/WORK/WORK/modelsim_3/work

 

Пытаюсь указать путь к библиотеке D:/altera_13_sp1/modelsim_ase/altera/verilog/220model/lpm_counter и ModelSim выдает следующую ошибку

 

** Error: (vsim-19) Failed to access library 'D:/altera_13_sp1/modelsim_ase/altera/verilog/220model/lpm_counter' at "D:/altera_13_sp1/modelsim_ase/altera/verilog/220model/lpm_counter".

#

# No such file or directory. (errno = ENOENT)

# ** Error: (vsim-3033) D:/altera_13_sp1/WORK/WORK/modelsim_3/xxx.v(66): Instantiation of 'lpm_counter' failed. The design unit was not found.

#

# Region: /modelsim_3/b2v_inst

# Searched libraries:

 

Что делать в данном случае? Причем самописные файлы на VHDL или Verilog симулируются в ModelSim замечательно. Я так полагаю, что это связано исключительно с мегафункциями созданными на Verilog