[Kuzmi4 0]

Так же столкнулся с интересным поведением ISE касательно TIG для V7.

Имею 2е частоты - системную и частоту на которой работает память. Задаю через TIG TIMESPEC для них. Однако системная частота заходит на MCM и после него используется в некотрой логике. Generated clock делает сама ISE:

(Source - *.ngd)

 

Так вот проблема заключается в том, что TIG TIMESPEC не распространился на Generated clock и синтезатор мне выкидывает вот такой слак:

Вот собственно частоты:

Source Clock: U_SOPC/qdr2p_slave_0/qdr2p_slave_0/U_USER_LOGIC/s_qdr2p_sys_clk rising at 4.000ns

Destination Clock: U_SOPC/clk_100_0000MHz rising at 4.000ns

(clk_100_0000MHz - это частота после MCM, s_qdr2p_sys_clk - системная частоат памяти)

Вот табличка производной частоты:

 

При чём во время PAR получаю вот такое сообщение:

WARNING:Route:522 - Unusually high hold time violation detected among 1 connections.The router will continue and try to fix it

как раз связанное с тем что нет TIG TIMESPEC для кросс-клока.

 

Может кто сталкивался с такой ситуацией - когда TIG не распространяется на generated clock?

И где посмтреть список констрейнов, которые "were not applied"? Сходу не нашёл (в Design Overview - Timins Constraints моего TIG-а не нашёл)...

[Kuzmi4 0]

Пока вышел из ситуации добавив руками что нужно. Будет время - попробую разобраться что же такое там происходит :05: на сама деле

[Koluchiy 0]

Пока вышел из ситуации добавив руками что нужно.

Что? Нужно.

[Kuzmi4 0]

2 Koluchiy

Добавил руками TIG TIMESPEC для generated clock исходя из моей текущей реализации. Так сказать "вручную" derive constraint.

 

[RobFPGA 27]

Приветствую!

 

Вот сам на это нарвался - но для BUFGCTRL (v14.1 - Virtex5) - ну ни как ни удавалось один из клоков на входе BUFGCTRL указать как TIG.

 

Решилось только дублированием констрэйна нужного клока назначенного непосредственно на выход BUFGCTRL.

 

Успехов! Rob.