[Архитектор 0]

Доброго времени суток уважаемый ALL!

 

Суть вопроса в следующем. Для создания схемы используется пакет Libero 6.1 в составе которого Symplify 8.2 и ModelSim 5.8

После раскладки схемы на кристалле производится ее моделирование, но к этому моменту часть интересующих цепей меняют свои имена до неузнаваемости, что резко затрудняет их идентификацию.

Первый способ избежать этого заключается в выведении интересующих цепей в выходные переменные модуля. Однако в результате такие цепи подключаются к выходным буферам микросхемы, что дает при моделировании дополнительные задержки в несколько наносекунд.

 

Втоорой способ введение атрибута /*synthesis syn_keep=1*/ в Symplify позволяет сохранить имя цепи на протяжении всего проекта, но при этом она исключается из оптимизации.

 

Третий способ введение атрибута /*synthesis syn_probe=.......*/ Однако в данном случае также интересующая нас цепь подключается к выходному буферу микросхемы.

 

Вопрос. Как просмотреть поведение интересующей цепи после раскладки проекта на кристалле без внесения дополнительных задаржек (т.е. с учетом выше изложенных недостатков).

Заранее благодарен.

[Gate 0]

Боюсь, что никак - легко понять, что любая оптимизация меняет структуру цепей.

Обычно делают так: основной процесс отладки (и написание тестбенчей) идет с исходным hdl-кодом, еще до синтеза. Моделирование post-synthesis и post-route осуществляется с помощью тестбенчей, и только если результат неверен, то нужно лезть внутрь синтезированной схемы - при правильной методологии проектирования это бывает достаточно редко.

Правда это ответ не на заданный вопрос.

[des00 25]

Боюсь, что никак - легко понять, что любая оптимизация меняет структуру цепей.

Обычно делают так: основной процесс отладки (и написание тестбенчей) идет с исходным hdl-кодом, еще до синтеза. Моделирование post-synthesis и post-route осуществляется с помощью тестбенчей, и только если результат неверен, то нужно лезть внутрь синтезированной схемы - при правильной методологии проектирования это бывает достаточно редко.

Правда это ответ не на заданный вопрос.

 

Да но это зависит от уровня абстракции, если пользоватся в инерфесах записсями на ВХДЛ, то тестбенчи приходиться немного модифицировать на уровне драйверов

[Архитектор 0]

Дело в том, что схема должна работать на 152Мгц. Post-synthesis и Pre-synthesis проходят нормально. Интересует именно Post-Layuot Simulation.

[KA_ru 0]

я думаю что бы как разработчик можете оценит работу схемы. и добавить атрибут к тем цепям которые не оптимизируются.

вот к ним и получите фиксированное имя. не может же он все оптимизировать.

[vitus_strom 0]

Интересно что за семейство пользуете для 152МГц?

[Архитектор 0]

используем ProASICPlus APA150

[oval 0]

используем ProASICPlus APA150

Имея не малый опыт работы с ПЛИС Actel, могу предположить, что запустить схему на частоте 152МГц для семейства ProASICPlus нереально, разумеется если эта схема не простой сдвиговый регистр. Попробуйте в порядке эксперимента создать проект простого счетчика и оценить полученные временные характеристики. Количество разрядов счетчика, который сможет работать на частоте 152МГц, может Вас удивить! Мы неоднократно боролись за частоты работы порядка 50МГц! Вообщем, вопрос г-на vitus_strom относительно семейства мне вполне понятен.

[Архитектор 0]

используем ProASICPlus APA150

Имея не малый опыт работы с ПЛИС Actel, могу предположить, что запустить схему на частоте 152МГц для семейства ProASICPlus нереально, разумеется если эта схема не простой сдвиговый регистр. Попробуйте в порядке эксперимента создать проект простого счетчика и оценить полученные временные характеристики. Количество разрядов счетчика, который сможет работать на частоте 152МГц, может Вас удивить! Мы неоднократно боролись за частоты работы порядка 50МГц! Вообщем, вопрос г-на vitus_strom относительно семейства мне вполне понятен.

 

На такой частоте пытаемся запустить управляющий автомат, внутренний словарь кторой формируется на основе сдвиговых регистров. Но обсуждение отошло от начальной темы. Варианты вообще есть?

[vitus_strom 0]

Обсуждение как раз не отошло от темы, даже для автомата эта частота для проейсика большая, что мне удавалось с большим трудом выжать из него это 133 МГц, но при этом я еще и Магмой пользовался. Кстати автомат тоже был на основе сдвигового регистра.

А что касается вашего вопроса, то вероятнее всего придется писать 2 файла один для симуляции до синтеза, другой после

[Архитектор 0]

Обсуждение как раз не отошло от темы, даже для автомата эта частота для проейсика большая, что мне удавалось с большим трудом выжать из него это 133 МГц, но при этом я еще и Магмой пользовался. Кстати автомат тоже был на основе сдвигового регистра.

А что касается вашего вопроса, то вероятнее всего придется писать 2 файла один для симуляции до синтеза, другой после

 

По подробнее пожалуйста про два файла.

[vitus_strom 0]

а что подробнее? один файл (скрипт) до синтеза с ним всё просто, а вот после синтеза это вилы, но вообще говоря как правило сигналы сохраняют свои имена возможно только в модифицированном виде