Перейти к содержанию

    

speedtree

Новичок
  • Публикаций

    4
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный
  1. Производитель контроллера рекомендаций не дает, поэтому и обратился к jedec. В даташите на память (micron) указаны значения по временным задержкам из jedec. Ну не может ведь DQS от CK отставать на 225 пс. (4 сантиметра на FR-4). Нужно ведь jitter ещё учитывать и т.п. при трассировке, а уже потом осциллографом смотреть чтобы с учетом всех помех, jitter и т.д. разница между фронтами не превышала 225 пс. Не могу понять как это все учесть. Неужели все пользуются только данными из рекомендаций и никто не считает реальные допуски, которые могут значительно облегчить трассировку?
  2. Но там ведь будут указаны разбросы длин для модуля SODIMM. Помимо них есть разброс на материнской плате. Если использовать выравнивание как в готовых дизайнах, тогда сужаются допуски, т.к. в дизайнах редко применяются крайние случаи выравнивания. больше интересует выравнивание длин между контроллером и памятью расположенными на одной PCB. Хотелось бы понять как рассчитывать максимальные задержки.
  3. Здравствуйте. Занимаюсь вопросом выравнивания длин DDR3 интерфейса в режиме DDR3-1600. В Technical Note от Micron TN4614 на странице 12 указано следующее: For DDR systems,match CK trace length to CK# trace length ±20 mil, and CK/CK# trace lengths to DQS trace length ±500 mil. Что при стандартном FR-4 равно 71 пикосекунде. При этом в Jedec и даташитах на DDR3 указано время на которое фронт DQS может быть сдвинут относительно CK tDQSS = ±0,27 tCK (avg) = ±337.5 пс, а также tDQSCK=±225 пс. С какой все-таки точностью нужно выравнивать DQS к CK в режиме DDR3-1600? Как рассчитать?