[SergeySoG 0]

Прошу помощи у опытных коллег по FPGA ProASIC3 от Actel.

 

Суть вопроса в следующем, во многих проектах при анализе временных характеристик получается отрицательный Slack. Для примера привожу скриншот одного из последних проектов

 

 

У меня нет точного понимания насколько критичен отрицательный Slack, иногда он довольно большой. Насколько стоит обращать на это внимание?

Ну и главный вопрос по которому требуется понимание, а его нет. Как убрать отрицательный Slack? Это достигается правильным добавлением констрейтов? Если да то как правильно обконстрейтить такие ситуации.

Или тут поможет переписывание кода?

Перечитал много документов от Microsemi, прочитал Design Constraits for Libero SoC V11.6 User Guideб но понимания правильного задания констрейтов не достиг.

 

Что ещё можно прочесть? Может быть у кого то есть более менее сложный пример проекта для ProAsic3 с констрейтами для ознакомления?

И ещё вопрос до кучи, насколько полезна утилита Identify Debug стоит с ней заморачиваться? В техподдержке актель сказали что эта программа в общем то не нужна.

Но если честно от техподдержки актель пользы для меня пока не сильно много по серьёзным вопросам.

 

Заранее спасибо всем откликнувшимся.

 

 

Наткнулся на статьи рекомендованные Maverick в теме http://electronix.ru/forum/index.php?showtopic=133597. Хоть там и для Time quest, ясности прибавилось и ошибки со скриншота выше убрал.

В проекте данные с АЦП считываются по спаду тактового сигнала 20Мгц, при ошибках чтение было организовано путём разрешения клока на выход АЦП и затем чтение данных по фронту клока задержанного на 6нс.

Поменял этот метод чтения с задержанного клока на чтение по спаду инвертированного клока и отрицательный Slack ушёл. Будем считать что со Slack'ом более менее разобрались, остальные вопросы по прежнему актуальны.